src/mainboard/nvidia/l1_2pvv/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define RAMINIT_SYSINFO 1
  23
  24 #define K8_ALLOCATE_IO_RANGE 1
  25
  26 #define QRANK_DIMM_SUPPORT 1
  27
  28 #if CONFIG_LOGICAL_CPUS==1
  29 #define SET_NB_CFG_54 1
  30 #endif
  31
  32 //used by init_cpus and fidvid
  33 #define SET_FIDVID 0
  34 //if we want to wait for core1 done before DQS training, set it to 0
  35 #define SET_FIDVID_CORE0_ONLY 1
  36
  37 #if CONFIG_K8_REV_F_SUPPORT == 1
  38 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  39 #endif
  40
  41 #include <stdint.h>
  42 #include <string.h>
  43 #include <device/pci_def.h>
  44 #include <device/pci_ids.h>
  45 #include <arch/io.h>
  46 #include <device/pnp_def.h>
  47 #include <arch/romcc_io.h>
  48 #include <cpu/x86/lapic.h>
  49 #include <pc80/mc146818rtc.h>
  50
  51 #include <console/console.h>
  52 #if CONFIG_USBDEBUG
  53 #include "southbridge/nvidia/mcp55/mcp55_enable_usbdebug.c"
  54 #include "pc80/usbdebug_serial.c"
  55 #endif
  56 #include "lib/ramtest.c"
  57
  58 #include <cpu/amd/model_fxx_rev.h>
  59
  60 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  61 #include "northbridge/amd/amdk8/raminit.h"
  62 #include "cpu/amd/model_fxx/apic_timer.c"
  63 #include "lib/delay.c"
  64
  65 #include "cpu/x86/lapic/boot_cpu.c"
  66 #include "northbridge/amd/amdk8/reset_test.c"
  67 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  68 #include "superio/winbond/w83627ehg/w83627ehg_early_init.c"
  69
  70 #include "cpu/x86/bist.h"
  71
  72 #include "northbridge/amd/amdk8/debug.c"
  73
  74 #include "cpu/x86/mtrr/earlymtrr.c"
  75
  76 #include "northbridge/amd/amdk8/setup_resource_map.c"
  77
  78 #define SERIAL_DEV PNP_DEV(0x2e, W83627EHG_SP1)
  79
  80 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  81
  82 static void memreset(int controllers, const struct mem_controller *ctrl)
  83 {
  84 }
  85
  86 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  87 {
  88         /* nothing to do */
  89 }
  90
  91 static inline int spd_read_byte(unsigned device, unsigned address)
  92 {
  93         return smbus_read_byte(device, address);
  94 }
  95
  96 #include "northbridge/amd/amdk8/amdk8_f.h"
  97 #include "northbridge/amd/amdk8/incoherent_ht.c"
  98 #include "northbridge/amd/amdk8/coherent_ht.c"
  99 #include "northbridge/amd/amdk8/raminit_f.c"
 100 #include "lib/generic_sdram.c"
 101
 102 #include "resourcemap.c"
 103
 104 #include "cpu/amd/dualcore/dualcore.c"
 105
 106 #define MCP55_NUM 2
 107 #define MCP55_USE_NIC 1
 108 #define MCP55_USE_AZA 1
 109
 110 #define MCP55_PCI_E_X_0 2
 111 #define MCP55_PCI_E_X_1 4
 112
 113 #define MCP55_MB_SETUP \
 114         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
 115         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
 116         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
 117         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
 118         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 119         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 120
 121 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 122 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 123
 124
 125
 126 #include "cpu/amd/car/post_cache_as_ram.c"
 127
 128 #include "cpu/amd/model_fxx/init_cpus.c"
 129
 130 #include "cpu/amd/model_fxx/fidvid.c"
 131
 132 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 133 #include "northbridge/amd/amdk8/early_ht.c"
 134
 135 static void sio_setup(void)
 136 {
 137         uint32_t dword;
 138         uint8_t byte;
 139
 140         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 141         byte |= 0x20;
 142         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 143
 144         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 145         dword |= (1<<0);
 146         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 147
 148         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 149         dword |= (1<<16);
 150         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 151 }
 152
 153 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 154 {
 155         static const uint16_t spd_addr [] = {
 156                         // Node 0
 157                         (0xa<<3)|0, (0xa<<3)|2, 0, 0,
 158                         (0xa<<3)|1, (0xa<<3)|3, 0, 0,
 159                         // Node 1
 160                         (0xa<<3)|4, (0xa<<3)|6, 0, 0,
 161                         (0xa<<3)|5, (0xa<<3)|7, 0, 0,
 162         };
 163
 164         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE
 165                 + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 166
 167         int needs_reset = 0;
 168         unsigned bsp_apicid = 0;
 169
 170         if (!cpu_init_detectedx && boot_cpu()) {
 171                 /* Nothing special needs to be done to find bus 0 */
 172                 /* Allow the HT devices to be found */
 173
 174                 enumerate_ht_chain();
 175
 176                 sio_setup();
 177
 178                 /* Setup the mcp55 */
 179                 mcp55_enable_rom();
 180         }
 181
 182         if (bist == 0) {
 183                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 184         }
 185
 186         pnp_enter_ext_func_mode(SERIAL_DEV);
 187         pnp_write_config(SERIAL_DEV, 0x24, 0);
 188         w83627ehg_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 189         pnp_exit_ext_func_mode(SERIAL_DEV);
 190
 191         setup_mb_resource_map();
 192
 193         uart_init();
 194
 195         /* Halt if there was a built in self test failure */
 196         report_bist_failure(bist);
 197
 198 #if CONFIG_USBDEBUG
 199         mcp55_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 200         early_usbdebug_init();
 201 #endif
 202         console_init();
 203         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 204
 205         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\n");
 206
 207 #if CONFIG_MEM_TRAIN_SEQ == 1
 208         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 209 #endif
 210         setup_coherent_ht_domain(); // routing table and start other core0
 211
 212         wait_all_core0_started();
 213 #if CONFIG_LOGICAL_CPUS==1
 214         // It is said that we should start core1 after all core0 launched
 215         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 216          * So here need to make sure last core0 is started, esp for two way system,
 217          * (there may be apic id conflicts in that case)
 218          */
 219         start_other_cores();
 220         wait_all_other_cores_started(bsp_apicid);
 221 #endif
 222
 223         /* it will set up chains and store link pair for optimization later */
 224         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 225
 226 #if SET_FIDVID == 1
 227
 228         {
 229                 msr_t msr;
 230                 msr=rdmsr(0xc0010042);
 231                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 232
 233         }
 234
 235         enable_fid_change();
 236
 237         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 238
 239         init_fidvid_bsp(bsp_apicid);
 240
 241         // show final fid and vid
 242         {
 243                 msr_t msr;
 244                 msr=rdmsr(0xc0010042);
 245                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 246
 247         }
 248 #endif
 249         init_timer(); /* Need to use TMICT to synconize FID/VID. */
 250
 251         needs_reset |= optimize_link_coherent_ht();
 252         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 253         needs_reset |= mcp55_early_setup_x();
 254
 255         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 256         if (needs_reset) {
 257                 print_info("ht reset -\n");
 258                 soft_reset();
 259         }
 260         allow_all_aps_stop(bsp_apicid);
 261
 262         //It's the time to set ctrl in sysinfo now;
 263         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 264
 265         enable_smbus();
 266
 267         /* all ap stopped? */
 268
 269         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 270
 271         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 272
 273 }
 274