src/mainboard/nvidia/l1_2pvv/mptable.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #include <console/console.h>
  23 #include <arch/smp/mpspec.h>
  24 #include <device/pci.h>
  25 #include <string.h>
  26 #include <stdint.h>
  27 #include <cpu/amd/amdk8_sysconf.h>
  28 #include "mb_sysconf.h"
  29
  30 static void *smp_write_config_table(void *v)
  31 {
  32         struct mp_config_table *mc;
  33         struct mb_sysconf_t *m;
  34         unsigned sbdn;
  35         int i,j;
  36         unsigned char apicpin[4];
  37
  38         mc = (void *)(((char *)v) + SMP_FLOATING_TABLE_LEN);
  39
  40         mptable_init(mc, "L1_2PVV     ", LAPIC_ADDR);
  41
  42         smp_write_processors(mc);
  43
  44         get_bus_conf();
  45         sbdn = sysconf.sbdn;
  46         m = sysconf.mb;
  47
  48 /*Bus:          Bus ID  Type*/
  49        /* define bus and isa numbers */
  50         for (j = 0; j < 256 ; j++) {
  51                 if (m->bus_type[j])
  52                          smp_write_bus(mc, j, "PCI   ");
  53         }
  54         smp_write_bus(mc, m->bus_isa, "ISA   ");
  55
  56 /*I/O APICs:    APIC ID Version State           Address*/
  57         {
  58                 device_t dev;
  59                 struct resource *res;
  60                 uint32_t dword;
  61
  62                 dev = dev_find_slot(m->bus_mcp55, PCI_DEVFN(sbdn+ 0x1,0));
  63                 if (dev) {
  64                         res = find_resource(dev, PCI_BASE_ADDRESS_1);
  65                         if (res)
  66                                 smp_write_ioapic(mc, m->apicid_mcp55, 0x11, res->base);
  67
  68                 /* Initialize interrupt mapping*/
  69                         dword = pci_read_config32(dev, 0x74);
  70                         dword &= ~(1<<15);
  71                         dword |= 1<<2;
  72                         pci_write_config32(dev, 0x74, dword);
  73
  74                         dword = 0x43c6c643;
  75                         pci_write_config32(dev, 0x7c, dword);
  76
  77                         dword = 0x81001a00;
  78                         pci_write_config32(dev, 0x80, dword);
  79
  80                         dword = 0xd00012d2;
  81                         pci_write_config32(dev, 0x84, dword);
  82
  83                 }
  84
  85             if (m->bus_mcp55b) {
  86                 dev = dev_find_slot(m->bus_mcp55b, PCI_DEVFN(m->sbdnb + 0x1,0));
  87                 if (dev) {
  88                         res = find_resource(dev, PCI_BASE_ADDRESS_1);
  89                         if (res)
  90                                 smp_write_ioapic(mc, m->apicid_mcp55b, 0x11, res->base);
  91
  92                         dword = 0x43c60000;
  93                         pci_write_config32(dev, 0x7c, dword);
  94
  95                         dword = 0x81000000;
  96                         pci_write_config32(dev, 0x80, dword);
  97
  98                         dword = 0xd00002d0;
  99                         pci_write_config32(dev, 0x84, dword);
 100
 101                 }
 102
 103             }
 104
 105         }
 106
 107         mptable_add_isa_interrupts(mc, m->bus_isa, m->apicid_mcp55, 0);
 108
 109         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+1)<<2)|1, m->apicid_mcp55, 0xa); // 10
 110
 111         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+2)<<2)|0, m->apicid_mcp55, 0x16); // 22
 112
 113         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+2)<<2)|1, m->apicid_mcp55, 0x17); // 23
 114
 115         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+6)<<2)|1, m->apicid_mcp55, 0x17); // 23
 116
 117         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+5)<<2)|0, m->apicid_mcp55, 0x14); // 20
 118         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+5)<<2)|1, m->apicid_mcp55, 0x17); // 23
 119         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+5)<<2)|2, m->apicid_mcp55, 0x15); // 21
 120
 121         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+8)<<2)|0, m->apicid_mcp55, 0x16); // 22
 122         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+9)<<2)|0, m->apicid_mcp55, 0x15); // 21
 123
 124 //Slot PCIE
 125         for (j = 2; j < 8; j++) {
 126                 device_t dev;
 127                 dev = dev_find_slot(m->bus_mcp55, PCI_DEVFN(sbdn + 0x0a + j - 2 , 0));
 128                 if (!dev || !dev->enabled)
 129                         continue;
 130                 for (i = 0; i < 4; i++)
 131                         apicpin[i] = 0x10 + (2+j+i+4-sbdn%4)%4;
 132                 smp_write_intsrc_pci_bridge(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, dev, m->apicid_mcp55, apicpin);
 133         }
 134
 135 //Slot PCI 32
 136         {
 137                 device_t dev;
 138                 dev = dev_find_slot(m->bus_mcp55, PCI_DEVFN(sbdn + 6 , 0));
 139                 if (dev && dev->enabled) {
 140                         for (i = 0; i < 4; i++)
 141                                 apicpin[i] = 0x10 + (2+i)%4;
 142                         smp_write_intsrc_pci_bridge(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, dev, m->apicid_mcp55, apicpin);
 143                 }
 144         }
 145
 146         if (m->bus_mcp55b) {
 147                 smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55b, ((m->sbdnb+5)<<2)|0, m->apicid_mcp55b, 0x14); // 20
 148                 smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55b, ((m->sbdnb+5)<<2)|1, m->apicid_mcp55b, 0x17); // 23
 149                 smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55b, ((m->sbdnb+5)<<2)|2, m->apicid_mcp55b, 0x15); // 21
 150
 151                 smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55b, ((m->sbdnb+8)<<2)|0, m->apicid_mcp55b, 0x16); // 22
 152                 smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55b, ((m->sbdnb+9)<<2)|0, m->apicid_mcp55b, 0x15); // 21
 153
 154
 155         //Slot  PCIE
 156                 for (j = 2; j < 8; j++) {
 157                         device_t dev;
 158                         dev = dev_find_slot(m->bus_mcp55b, PCI_DEVFN(m->sbdnb + 0x0a + j - 2 , 0));
 159                         if (!dev || !dev->enabled)
 160                                 continue;
 161                         for (i = 0; i < 4; i++) {
 162                                 apicpin[i] = 0x10 + (2+j+i+4-m->sbdnb%4)%4;
 163                         }
 164                         smp_write_intsrc_pci_bridge(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, dev, m->apicid_mcp55b, apicpin);
 165                 }
 166
 167         }
 168
 169 /*Local Ints:   Type    Polarity    Trigger     Bus ID   IRQ    APIC ID PIN#*/
 170         smp_write_lintsrc(mc, mp_ExtINT, MP_IRQ_TRIGGER_EDGE|MP_IRQ_POLARITY_HIGH, m->bus_isa, 0x0, MP_APIC_ALL, 0x0);
 171         smp_write_lintsrc(mc, mp_NMI, MP_IRQ_TRIGGER_EDGE|MP_IRQ_POLARITY_HIGH, m->bus_isa, 0x0, MP_APIC_ALL, 0x1);
 172         /* There is no extension information... */
 173
 174         /* Compute the checksums */
 175         mc->mpe_checksum = smp_compute_checksum(smp_next_mpc_entry(mc), mc->mpe_length);
 176         mc->mpc_checksum = smp_compute_checksum(mc, mc->mpc_length);
 177         printk(BIOS_DEBUG, "Wrote the mp table end at: %p - %p\n",
 178                 mc, smp_next_mpe_entry(mc));
 179         return smp_next_mpe_entry(mc);
 180 }
 181
 182 unsigned long write_smp_table(unsigned long addr)
 183 {
 184         void *v;
 185         v = smp_write_floating_table(addr);
 186         return (unsigned long)smp_write_config_table(v);
 187 }