src/mainboard/msi/ms9652_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define FAM10_SCAN_PCI_BUS 0
  23 #define FAM10_ALLOCATE_IO_RANGE 1
  24
  25
  26 #if CONFIG_LOGICAL_CPUS==1
  27 #define SET_NB_CFG_54 1
  28 #endif
  29
  30 #define SET_FIDVID 1
  31 #define SET_FIDVID_CORE_RANGE 0
  32
  33 #include <stdint.h>
  34 #include <string.h>
  35 #include <device/pci_def.h>
  36 #include <device/pci_ids.h>
  37 #include <arch/io.h>
  38 #include <device/pnp_def.h>
  39 #include <arch/romcc_io.h>
  40 #include <cpu/x86/lapic.h>
  41 #include <console/console.h>
  42 #include <usbdebug.h>
  43 #include <lib.h>
  44
  45 #include <cpu/amd/model_10xxx_rev.h>
  46
  47 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  48 #include "northbridge/amd/amdfam10/raminit.h"
  49 #include "northbridge/amd/amdfam10/amdfam10.h"
  50 #include "cpu/amd/model_fxx/apic_timer.c"
  51 #include "lib/delay.c"
  52
  53 #include "cpu/x86/lapic/boot_cpu.c"
  54 #include "northbridge/amd/amdfam10/reset_test.c"
  55 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  56
  57 #include "cpu/x86/bist.h"
  58
  59 #include "northbridge/amd/amdfam10/debug.c"
  60
  61 #include "cpu/x86/mtrr/earlymtrr.c"
  62
  63 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  64
  65 #define SERIAL_DEV PNP_DEV(0x2e, W83627EHG_SP1)
  66 #define RTC_DEV PNP_DEV(0x2e, W83627EHG_RTC)
  67
  68 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  69
  70 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  71 {
  72         /* nothing to do */
  73 }
  74
  75 static inline int spd_read_byte(unsigned device, unsigned address)
  76 {
  77         return smbus_read_byte(device, address);
  78 }
  79
  80 #include "northbridge/amd/amdfam10/amdfam10.h"
  81
  82 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  83 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  84
  85 #include "resourcemap.c"
  86
  87 #include "cpu/amd/quadcore/quadcore.c"
  88
  89 #define MCP55_PCI_E_X_0 1
  90
  91 #define MCP55_MB_SETUP \
  92         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
  93         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
  94         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
  95         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
  96         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
  97         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
  98
  99 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 100 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 101
 102
 103
 104 #include "cpu/amd/car/post_cache_as_ram.c"
 105
 106 #include "cpu/amd/microcode/microcode.c"
 107 #include "cpu/amd/model_10xxx/update_microcode.c"
 108 #include "cpu/amd/model_10xxx/init_cpus.c"
 109
 110
 111 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 112 #include "northbridge/amd/amdfam10/early_ht.c"
 113
 114 static void sio_setup(void)
 115 {
 116         u32 dword;
 117         u8 byte;
 118
 119         byte = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 120         byte |= 0x20;
 121         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 122
 123         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 124         dword |= (1<<0);
 125         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 126 }
 127
 128 #include "spd_addr.h"
 129
 130 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 131 {
 132         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 133
 134         u32 bsp_apicid = 0;
 135         u32 val;
 136         u8 reg;
 137         u32 wants_reset;
 138         msr_t msr;
 139
 140         if (!cpu_init_detectedx && boot_cpu()) {
 141                 /* Nothing special needs to be done to find bus 0 */
 142                 /* Allow the HT devices to be found */
 143
 144                 set_bsp_node_CHtExtNodeCfgEn();
 145                 enumerate_ht_chain();
 146
 147                 sio_setup();
 148
 149                 /* Setup the mcp55 */
 150                 mcp55_enable_rom();
 151         }
 152
 153         post_code(0x30);
 154
 155         if (bist == 0) {
 156                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 157         }
 158
 159         post_code(0x32);
 160
 161         pnp_enter_ext_func_mode(SERIAL_DEV);
 162         /* We have 24MHz input. */
 163         reg = pnp_read_config(SERIAL_DEV, 0x24);
 164         pnp_write_config(SERIAL_DEV, 0x24, (reg & 0xbf));
 165         pnp_exit_ext_func_mode(SERIAL_DEV);
 166
 167         w83627ehg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 168         uart_init();
 169         console_init();
 170         printk(BIOS_DEBUG, "\n");
 171
 172         /* Halt if there was a built in self test failure */
 173         report_bist_failure(bist);
 174
 175 #if CONFIG_USBDEBUG
 176         mcp55_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 177         early_usbdebug_init();
 178 #endif
 179
 180         val = cpuid_eax(1);
 181         printk(BIOS_DEBUG, "BSP Family_Model: %08x\n", val);
 182         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 183         printk(BIOS_DEBUG, "bsp_apicid = %02x\n", bsp_apicid);
 184         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx\n", cpu_init_detectedx);
 185
 186         /* Setup sysinfo defaults */
 187         set_sysinfo_in_ram(0);
 188
 189         update_microcode(val);
 190         post_code(0x33);
 191
 192         cpuSetAMDMSR();
 193         post_code(0x34);
 194
 195         amd_ht_init(sysinfo);
 196         post_code(0x35);
 197
 198         /* Setup nodes PCI space and start core 0 AP init. */
 199         finalize_node_setup(sysinfo);
 200         printk(BIOS_DEBUG, "finalize_node_setup done\n");
 201
 202         /* Setup any mainboard PCI settings etc. */
 203         printk(BIOS_DEBUG, "setup_mb_resource_map begin\n");
 204         setup_mb_resource_map();
 205         printk(BIOS_DEBUG, "setup_mb_resource_map end\n");
 206         post_code(0x36);
 207
 208         /* wait for all the APs core0 started by finalize_node_setup. */
 209         /* FIXME: A bunch of cores are going to start output to serial at once.
 210          * It would be nice to fixup prink spinlocks for ROM XIP mode.
 211          * I think it could be done by putting the spinlock flag in the cache
 212          * of the BSP located right after sysinfo.
 213          */
 214         wait_all_core0_started();
 215
 216 #if CONFIG_LOGICAL_CPUS==1
 217         /* Core0 on each node is configured. Now setup any additional cores. */
 218         printk(BIOS_DEBUG, "start_other_cores()\n");
 219         start_other_cores();
 220         post_code(0x37);
 221         printk(BIOS_DEBUG, "wait_all_other_cores_started()\n");
 222         wait_all_other_cores_started(bsp_apicid);
 223 #endif
 224
 225         post_code(0x38);
 226
 227 #if SET_FIDVID == 1
 228         msr = rdmsr(0xc0010071);
 229         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 230
 231         /* FIXME: The sb fid change may survive the warm reset and only
 232          * need to be done once.*/
 233         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 234
 235         post_code(0x39);
 236
 237         if (!warm_reset_detect(0)) {                    // BSP is node 0
 238                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 239         } else {
 240                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 241         }
 242
 243         post_code(0x3A);
 244
 245         /* show final fid and vid */
 246         msr=rdmsr(0xc0010071);
 247         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 248 #endif
 249         init_timer(); /* Need to use TMICT to synconize FID/VID. */
 250
 251         wants_reset = mcp55_early_setup_x();
 252
 253         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 254         if (!warm_reset_detect(0)) {
 255                 print_info("...WARM RESET...\n\n\n");
 256                 soft_reset();
 257                 die("After soft_reset_x - shouldn't see this message!!!\n");
 258         }
 259
 260         if (wants_reset)
 261                 printk(BIOS_DEBUG, "mcp55_early_setup_x wanted additional reset!\n");
 262
 263         post_code(0x3B);
 264
 265         /* It's the time to set ctrl in sysinfo now; */
 266         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 267         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 268         post_code(0x3D);
 269
 270         printk(BIOS_DEBUG, "enable_smbus()\n");
 271         enable_smbus();
 272
 273         post_code(0x40);
 274
 275         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 276         raminit_amdmct(sysinfo);
 277         post_code(0x41);
 278
 279         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 280         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 281         post_code(0x43);        // Should never see this post code.
 282 }
 283