src/mainboard/msi/ms9185/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 Tyan
   5  * Copyright (C) 2006 AMD
   6  * Written by Yinghai Lu <yinghailu@gmail.com> for Tyan and AMD.
   7  *
   8  * Copyright (C) 2006 MSI
   9  * Written by bxshi <bingxunshi@gmail.com> for MSI.
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  24  */
  25
  26 #define RAMINIT_SYSINFO 1
  27 #define CACHE_AS_RAM_ADDRESS_DEBUG 0
  28
  29 #define SET_NB_CFG_54 1
  30
  31 //used by raminit
  32 #define QRANK_DIMM_SUPPORT 1
  33
  34 //used by incoherent_ht
  35 //#define K8_ALLOCATE_IO_RANGE 1
  36
  37 //used by init_cpus and fidvid
  38 #define SET_FIDVID 1
  39 //if we want to wait for core1 done before DQS training, set it to 0
  40 #define SET_FIDVID_CORE0_ONLY 1
  41
  42 #include <stdint.h>
  43 #include <string.h>
  44 #include <device/pci_def.h>
  45 #include <device/pci_ids.h>
  46 #include <arch/io.h>
  47 #include <device/pnp_def.h>
  48 #include <arch/romcc_io.h>
  49 #include <cpu/x86/lapic.h>
  50 #include "option_table.h"
  51 #include "pc80/mc146818rtc_early.c"
  52 #include "pc80/serial.c"
  53 #include "console/console.c"
  54
  55 #include <cpu/amd/model_fxx_rev.h>
  56 #include "southbridge/broadcom/bcm5785/bcm5785_early_smbus.c"
  57 #include "northbridge/amd/amdk8/raminit.h"
  58 #include "cpu/amd/model_fxx/apic_timer.c"
  59 #include "lib/delay.c"
  60 #include <reset.h>
  61
  62 #include "cpu/x86/lapic/boot_cpu.c"
  63 #include "northbridge/amd/amdk8/reset_test.c"
  64 #include "northbridge/amd/amdk8/debug.c"
  65 #include "superio/nsc/pc87417/pc87417_early_serial.c"
  66 #include "cpu/x86/mtrr/earlymtrr.c"
  67 #include "cpu/x86/bist.h"
  68
  69 #include "northbridge/amd/amdk8/setup_resource_map.c"
  70
  71 #define SERIAL_DEV PNP_DEV(0x2e, PC87417_SP1)
  72 #define RTC_DEV PNP_DEV(0x2e, PC87417_RTC)
  73 #include "southbridge/broadcom/bcm5785/bcm5785_early_setup.c"
  74 static void memreset_setup(void)
  75 {
  76 }
  77
  78 static void memreset(int controllers, const struct mem_controller *ctrl)
  79 {
  80 }
  81
  82 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  83 {
  84 #define SMBUS_SWITCH1 0x70
  85 #define SMBUS_SWITCH2 0x72
  86         unsigned device = (ctrl->channel0[0]) >> 8;
  87         smbus_send_byte(SMBUS_SWITCH1, device & 0x0f);
  88         smbus_send_byte(SMBUS_SWITCH2, (device >> 4) & 0x0f );
  89 }
  90
  91 #if 0
  92 static inline void change_i2c_mux(unsigned device)
  93 {
  94 #define SMBUS_SWITCH1 0x70
  95 #define SMBUS_SWITCH2 0x72
  96         smbus_send_byte(SMBUS_SWITCH1, device & 0x0f);
  97         smbus_send_byte(SMBUS_SWITCH2, (device >> 4) & 0x0f );
  98 }
  99 #endif
 100
 101 static inline int spd_read_byte(unsigned device, unsigned address)
 102 {
 103         return smbus_read_byte(device, address);
 104 }
 105
 106 #include "northbridge/amd/amdk8/amdk8_f.h"
 107 #include "northbridge/amd/amdk8/coherent_ht.c"
 108
 109 #include "northbridge/amd/amdk8/incoherent_ht.c"
 110
 111 #include "northbridge/amd/amdk8/raminit_f.c"
 112
 113 #include "lib/generic_sdram.c"
 114
 115  /* msi does not want the default */
 116 #include "resourcemap.c"
 117
 118 #include "cpu/amd/dualcore/dualcore.c"
 119
 120 #define RC0 (0x10<<8)
 121 #define RC1 (0x01<<8)
 122
 123 #define DIMM0 0x50
 124 #define DIMM1 0x51
 125 #define DIMM2 0x52
 126 #define DIMM3 0x53
 127 #define DIMM4 0x54
 128 #define DIMM5 0x55
 129 #define DIMM6 0x56
 130 #define DIMM7 0x57
 131
 132
 133 #include "cpu/amd/car/post_cache_as_ram.c"
 134
 135 #include "cpu/amd/model_fxx/init_cpus.c"
 136
 137 #include "cpu/amd/model_fxx/fidvid.c"
 138
 139 #include "northbridge/amd/amdk8/early_ht.c"
 140
 141 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 142 {
 143        static const uint16_t spd_addr[] = {
 144                        //first node
 145                         RC0|DIMM0, RC0|DIMM2, RC0|DIMM4, RC0|DIMM6,
 146                         RC0|DIMM1, RC0|DIMM3, RC0|DIMM5, RC0|DIMM7,
 147 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 148                        //second node
 149                        RC1|DIMM0, RC1|DIMM2, RC1|DIMM4, RC1|DIMM6,
 150                        RC1|DIMM1, RC1|DIMM3, RC1|DIMM5, RC1|DIMM7,
 151 #endif
 152
 153        };
 154
 155         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE +
 156                 CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 157
 158         int needs_reset;
 159         unsigned bsp_apicid = 0;
 160
 161         if (!cpu_init_detectedx && boot_cpu()) {
 162                 /* Nothing special needs to be done to find bus 0 */
 163                 /* Allow the HT devices to be found */
 164
 165                 enumerate_ht_chain();
 166
 167                 bcm5785_enable_rom();
 168
 169                 bcm5785_enable_lpc();
 170
 171                 //enable RTC
 172                 pc87417_enable_dev(RTC_DEV);
 173         }
 174
 175         if (bist == 0) {
 176                bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 177         }
 178
 179 //     post_code(0x32);
 180
 181        pc87417_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 182         uart_init();
 183         console_init();
 184
 185 //     dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 186
 187        /* Halt if there was a built in self test failure */
 188        report_bist_failure(bist);
 189
 190         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 191
 192        setup_ms9185_resource_map();
 193 #if 0
 194         dump_pci_device(PCI_DEV(0, 0x18, 0));
 195        dump_pci_device(PCI_DEV(0, 0x19, 0));
 196 #endif
 197
 198        print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\n");
 199
 200        setup_coherent_ht_domain();
 201
 202        wait_all_core0_started();
 203 #if CONFIG_LOGICAL_CPUS==1
 204         // It is said that we should start core1 after all core0 launched
 205        /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 206         * So here need to make sure last core0 is started, esp for two way system,
 207         * (there may be apic id conflicts in that case)
 208         */
 209         start_other_cores();
 210 //bx_a010-     wait_all_other_cores_started(bsp_apicid);
 211 #endif
 212
 213        /* it will set up chains and store link pair for optimization later */
 214         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 215
 216        bcm5785_early_setup();
 217
 218 #if 0
 219        //it your CPU min fid is 1G, you can change HT to 1G and FID to max one time.
 220         needs_reset = optimize_link_coherent_ht();
 221         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 222 #endif
 223
 224 #if SET_FIDVID == 1
 225
 226         {
 227                 msr_t msr;
 228                 msr=rdmsr(0xc0010042);
 229                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 230
 231         }
 232
 233        enable_fid_change();
 234
 235        enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 236
 237         init_fidvid_bsp(bsp_apicid);
 238
 239         // show final fid and vid
 240         {
 241                 msr_t msr;
 242                 msr=rdmsr(0xc0010042);
 243                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 244
 245         }
 246 #endif
 247
 248 #if 1
 249        needs_reset = optimize_link_coherent_ht();
 250        needs_reset |= optimize_link_incoherent_ht(sysinfo);
 251
 252         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 253         if (needs_reset) {
 254                 print_info("ht reset -\n");
 255                 soft_reset();
 256         }
 257 #endif
 258        allow_all_aps_stop(bsp_apicid);
 259
 260         //It's the time to set ctrl in sysinfo now;
 261        fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 262
 263        enable_smbus();
 264
 265 #if 0
 266        int i;
 267        for(i=0;i<2;i++) {
 268                activate_spd_rom(sysinfo->ctrl+i);
 269                dump_smbus_registers();
 270        }
 271 #endif
 272
 273 #if 0
 274        int i;
 275         for(i=1;i<256;i<<=1) {
 276                 change_i2c_mux(i);
 277                 dump_smbus_registers();
 278         }
 279 #endif
 280
 281        memreset_setup();
 282
 283        //do we need apci timer, tsc...., only debug need it for better output
 284         /* all ap stopped? */
 285 //        init_timer(); // Need to use TMICT to synconize FID/VID
 286
 287        sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 288
 289 #if 0
 290         print_pci_devices();
 291 #endif
 292
 293 #if 0
 294 //        dump_pci_devices();
 295         dump_pci_device_index_wait(PCI_DEV(0, 0x18, 2), 0x98);
 296        dump_pci_device_index_wait(PCI_DEV(0, 0x19, 2), 0x98);
 297 #endif
 298
 299        post_cache_as_ram();
 300
 301 }
 302