src/mainboard/msi/ms9185/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 Tyan
   5  * Copyright (C) 2006 AMD
   6  * Written by Yinghai Lu <yinghailu@gmail.com> for Tyan and AMD.
   7  *
   8  * Copyright (C) 2006 MSI
   9  * Written by bxshi <bingxunshi@gmail.com> for MSI.
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  24  */
  25
  26 #define RAMINIT_SYSINFO 1
  27 #define CACHE_AS_RAM_ADDRESS_DEBUG 0
  28
  29 #define SET_NB_CFG_54 1
  30
  31 //used by raminit
  32 #define QRANK_DIMM_SUPPORT 1
  33
  34 //used by incoherent_ht
  35 //#define K8_ALLOCATE_IO_RANGE 1
  36
  37 //used by init_cpus and fidvid
  38 #define K8_SET_FIDVID 1
  39 //if we want to wait for core1 done before DQS training, set it to 0
  40 #define K8_SET_FIDVID_CORE0_ONLY 1
  41
  42 #include <stdint.h>
  43 #include <string.h>
  44 #include <device/pci_def.h>
  45 #include <device/pci_ids.h>
  46 #include <arch/io.h>
  47 #include <device/pnp_def.h>
  48 #include <arch/romcc_io.h>
  49 #include <cpu/x86/lapic.h>
  50 #include "option_table.h"
  51 #include "pc80/mc146818rtc_early.c"
  52 #include "pc80/serial.c"
  53 #include "console/console.c"
  54
  55 #include <cpu/amd/model_fxx_rev.h>
  56 #include "southbridge/broadcom/bcm5785/bcm5785_early_smbus.c"
  57 #include "northbridge/amd/amdk8/raminit.h"
  58 #include "cpu/amd/model_fxx/apic_timer.c"
  59 #include "lib/delay.c"
  60
  61 #include "cpu/x86/lapic/boot_cpu.c"
  62 #include "northbridge/amd/amdk8/reset_test.c"
  63 #include "northbridge/amd/amdk8/debug.c"
  64 #include "superio/nsc/pc87417/pc87417_early_serial.c"
  65 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  66 #include "cpu/x86/bist.h"
  67
  68 #include "northbridge/amd/amdk8/setup_resource_map.c"
  69
  70 #define SERIAL_DEV PNP_DEV(0x2e, PC87417_SP1)
  71 #define RTC_DEV PNP_DEV(0x2e, PC87417_RTC)
  72 #include "southbridge/broadcom/bcm5785/bcm5785_early_setup.c"
  73 static void memreset_setup(void)
  74 {
  75 }
  76
  77 static void memreset(int controllers, const struct mem_controller *ctrl)
  78 {
  79 }
  80
  81 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  82 {
  83 #define SMBUS_SWITCH1 0x70
  84 #define SMBUS_SWITCH2 0x72
  85         unsigned device = (ctrl->channel0[0]) >> 8;
  86         smbus_send_byte(SMBUS_SWITCH1, device & 0x0f);
  87         smbus_send_byte(SMBUS_SWITCH2, (device >> 4) & 0x0f );
  88 }
  89
  90 #if 0
  91 static inline void change_i2c_mux(unsigned device)
  92 {
  93 #define SMBUS_SWITCH1 0x70
  94 #define SMBUS_SWITCH2 0x72
  95         smbus_send_byte(SMBUS_SWITCH1, device & 0x0f);
  96         smbus_send_byte(SMBUS_SWITCH2, (device >> 4) & 0x0f );
  97 }
  98 #endif
  99
 100 static inline int spd_read_byte(unsigned device, unsigned address)
 101 {
 102         return smbus_read_byte(device, address);
 103 }
 104
 105 #include "northbridge/amd/amdk8/amdk8_f.h"
 106 #include "northbridge/amd/amdk8/coherent_ht.c"
 107
 108 #include "northbridge/amd/amdk8/incoherent_ht.c"
 109
 110 #include "northbridge/amd/amdk8/raminit_f.c"
 111
 112 #include "lib/generic_sdram.c"
 113
 114  /* msi does not want the default */
 115 #include "resourcemap.c"
 116
 117 #include "cpu/amd/dualcore/dualcore.c"
 118
 119 #define RC0 (0x10<<8)
 120 #define RC1 (0x01<<8)
 121
 122 #define DIMM0 0x50
 123 #define DIMM1 0x51
 124 #define DIMM2 0x52
 125 #define DIMM3 0x53
 126 #define DIMM4 0x54
 127 #define DIMM5 0x55
 128 #define DIMM6 0x56
 129 #define DIMM7 0x57
 130
 131 #include "cpu/amd/car/copy_and_run.c"
 132 #include "cpu/amd/car/post_cache_as_ram.c"
 133
 134 #include "cpu/amd/model_fxx/init_cpus.c"
 135
 136 #include "cpu/amd/model_fxx/fidvid.c"
 137
 138 #include "northbridge/amd/amdk8/early_ht.c"
 139
 140 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 141 {
 142        static const uint16_t spd_addr[] = {
 143                        //first node
 144                         RC0|DIMM0, RC0|DIMM2, RC0|DIMM4, RC0|DIMM6,
 145                         RC0|DIMM1, RC0|DIMM3, RC0|DIMM5, RC0|DIMM7,
 146 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 147                        //second node
 148                        RC1|DIMM0, RC1|DIMM2, RC1|DIMM4, RC1|DIMM6,
 149                        RC1|DIMM1, RC1|DIMM3, RC1|DIMM5, RC1|DIMM7,
 150 #endif
 151
 152        };
 153
 154        struct sys_info *sysinfo = (CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 155
 156         int needs_reset;
 157         unsigned bsp_apicid = 0;
 158
 159         if (!cpu_init_detectedx && boot_cpu()) {
 160                 /* Nothing special needs to be done to find bus 0 */
 161                 /* Allow the HT devices to be found */
 162
 163                 enumerate_ht_chain();
 164
 165                 bcm5785_enable_rom();
 166
 167                 bcm5785_enable_lpc();
 168
 169                 //enable RTC
 170                 pc87417_enable_dev(RTC_DEV);
 171         }
 172
 173         if (bist == 0) {
 174                bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 175         }
 176
 177 //     post_code(0x32);
 178
 179        pc87417_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 180         uart_init();
 181         console_init();
 182
 183 //     dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 184
 185        /* Halt if there was a built in self test failure */
 186        report_bist_failure(bist);
 187
 188         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 189
 190        setup_ms9185_resource_map();
 191 #if 0
 192         dump_pci_device(PCI_DEV(0, 0x18, 0));
 193        dump_pci_device(PCI_DEV(0, 0x19, 0));
 194 #endif
 195
 196        print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\n");
 197
 198        setup_coherent_ht_domain();
 199
 200        wait_all_core0_started();
 201 #if CONFIG_LOGICAL_CPUS==1
 202         // It is said that we should start core1 after all core0 launched
 203        /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 204         * So here need to make sure last core0 is started, esp for two way system,
 205         * (there may be apic id conflicts in that case)
 206         */
 207         start_other_cores();
 208 //bx_a010-     wait_all_other_cores_started(bsp_apicid);
 209 #endif
 210
 211        /* it will set up chains and store link pair for optimization later */
 212         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 213
 214        bcm5785_early_setup();
 215
 216 #if 0
 217        //it your CPU min fid is 1G, you can change HT to 1G and FID to max one time.
 218         needs_reset = optimize_link_coherent_ht();
 219         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 220 #endif
 221
 222 #if K8_SET_FIDVID == 1
 223
 224         {
 225                 msr_t msr;
 226                 msr=rdmsr(0xc0010042);
 227                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 228
 229         }
 230
 231        enable_fid_change();
 232
 233        enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 234
 235         init_fidvid_bsp(bsp_apicid);
 236
 237         // show final fid and vid
 238         {
 239                 msr_t msr;
 240                 msr=rdmsr(0xc0010042);
 241                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 242
 243         }
 244 #endif
 245
 246 #if 1
 247        needs_reset = optimize_link_coherent_ht();
 248        needs_reset |= optimize_link_incoherent_ht(sysinfo);
 249
 250         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 251         if (needs_reset) {
 252                 print_info("ht reset -\n");
 253                 soft_reset();
 254         }
 255 #endif
 256        allow_all_aps_stop(bsp_apicid);
 257
 258         //It's the time to set ctrl in sysinfo now;
 259        fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 260
 261        enable_smbus();
 262
 263 #if 0
 264        int i;
 265        for(i=0;i<2;i++) {
 266                activate_spd_rom(sysinfo->ctrl+i);
 267                dump_smbus_registers();
 268        }
 269 #endif
 270
 271 #if 0
 272        int i;
 273         for(i=1;i<256;i<<=1) {
 274                 change_i2c_mux(i);
 275                 dump_smbus_registers();
 276         }
 277 #endif
 278
 279        memreset_setup();
 280
 281        //do we need apci timer, tsc...., only debug need it for better output
 282         /* all ap stopped? */
 283 //        init_timer(); // Need to use TMICT to synconize FID/VID
 284
 285        sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 286
 287 #if 0
 288         print_pci_devices();
 289 #endif
 290
 291 #if 0
 292 //        dump_pci_devices();
 293         dump_pci_device_index_wait(PCI_DEV(0, 0x18, 2), 0x98);
 294        dump_pci_device_index_wait(PCI_DEV(0, 0x19, 2), 0x98);
 295 #endif
 296
 297        post_cache_as_ram();
 298
 299 }
 300