src/mainboard/msi/ms7260/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  * Copyright (C) 2007 Uwe Hermann <uwe@hermann-uwe.de>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; either version 2 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  21  */
  22
  23 #define ASSEMBLY 1
  24 #define __PRE_RAM__
  25
  26 // #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  27 // #define RAM_TIMING_DEBUG 1
  28 // #define DQS_TRAIN_DEBUG 1
  29 // #define RES_DEBUG 1
  30
  31 #define RAMINIT_SYSINFO 1
  32 #define K8_ALLOCATE_IO_RANGE 1
  33 #define QRANK_DIMM_SUPPORT 1
  34 #if CONFIG_LOGICAL_CPUS == 1
  35 #define SET_NB_CFG_54 1
  36 #endif
  37
  38 /* Used by init_cpus and fidvid. */
  39 #define K8_SET_FIDVID 1
  40
  41 /* If we want to wait for core1 done before DQS training, set it to 0. */
  42 #define K8_SET_FIDVID_CORE0_ONLY 1
  43
  44 #if CONFIG_K8_REV_F_SUPPORT == 1
  45 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  46 #endif
  47
  48 #define DBGP_DEFAULT 7
  49
  50 #include <stdint.h>
  51 #include <string.h>
  52 #include <device/pci_def.h>
  53 #include <device/pci_ids.h>
  54 #include <arch/io.h>
  55 #include <device/pnp_def.h>
  56 #include <arch/romcc_io.h>
  57 #include <cpu/x86/lapic.h>
  58 #include "option_table.h"
  59 #include "pc80/mc146818rtc_early.c"
  60
  61 #if CONFIG_USE_FAILOVER_IMAGE == 0
  62
  63 #include "pc80/serial.c"
  64 #include "arch/i386/lib/console.c"
  65 #if CONFIG_USBDEBUG_DIRECT
  66 #include "southbridge/nvidia/mcp55/mcp55_enable_usbdebug_direct.c"
  67 #include "pc80/usbdebug_direct_serial.c"
  68 #endif
  69 #include "lib/ramtest.c"
  70 #include <cpu/amd/model_fxx_rev.h>
  71 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  72 #include "northbridge/amd/amdk8/raminit.h"
  73 #include "cpu/amd/model_fxx/apic_timer.c"
  74 #include "lib/delay.c"
  75
  76 #endif
  77
  78 #include "cpu/x86/lapic/boot_cpu.c"
  79 #include "northbridge/amd/amdk8/reset_test.c"
  80 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  81 #include "superio/winbond/w83627ehg/w83627ehg_early_init.c"
  82
  83 #if CONFIG_USE_FAILOVER_IMAGE == 0
  84
  85 #include "cpu/x86/bist.h"
  86 #include "northbridge/amd/amdk8/debug.c"
  87 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  88 #include "northbridge/amd/amdk8/setup_resource_map.c"
  89
  90 /* Yes, on the MSI K9N Neo (MS-7260) the Super I/O is at 0x4e! */
  91 #define SERIAL_DEV PNP_DEV(0x4e, W83627EHG_SP1)
  92
  93 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  94
  95 static void memreset_setup(void) {}
  96 static void memreset(int controllers, const struct mem_controller *ctrl) {}
  97 static inline void activate_spd_rom(const struct mem_controller *ctrl) {}
  98
  99 static inline int spd_read_byte(unsigned int device, unsigned int address)
 100 {
 101         return smbus_read_byte(device, address);
 102 }
 103
 104 #include "northbridge/amd/amdk8/amdk8_f.h"
 105 #include "northbridge/amd/amdk8/coherent_ht.c"
 106 #include "northbridge/amd/amdk8/incoherent_ht.c"
 107 #include "northbridge/amd/amdk8/raminit_f.c"
 108 #include "lib/generic_sdram.c"
 109 #include "resourcemap.c"
 110 #include "cpu/amd/dualcore/dualcore.c"
 111
 112 #define MCP55_NUM 1
 113 #define MCP55_USE_NIC 1
 114 #define MCP55_USE_AZA 1
 115 #define MCP55_PCI_E_X_0 0
 116
 117 #define MCP55_MB_SETUP \
 118         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
 119         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
 120         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
 121         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
 122         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 123         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 124
 125 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 126 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 127 #include "cpu/amd/car/copy_and_run.c"
 128 #include "cpu/amd/car/post_cache_as_ram.c"
 129 #include "cpu/amd/model_fxx/init_cpus.c"
 130 #include "cpu/amd/model_fxx/fidvid.c"
 131
 132 #endif
 133
 134 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 135 #include "northbridge/amd/amdk8/early_ht.c"
 136
 137 static void sio_setup(void)
 138 {
 139         uint32_t dword;
 140         uint8_t byte;
 141
 142         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b);
 143         byte |= 0x20;
 144         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b, byte);
 145
 146         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0);
 147         dword |= (1 << 0);
 148         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0, dword);
 149
 150         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4);
 151         dword |= (1 << 16);
 152         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4, dword);
 153 }
 154
 155 #if CONFIG_USE_FAILOVER_IMAGE == 0
 156
 157 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 158 {
 159         static const uint16_t spd_addr[] = {
 160                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 161                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 162 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 163                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 164                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 165 #endif
 166         };
 167
 168         struct sys_info *sysinfo =
 169             (CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 170         int needs_reset = 0;
 171         unsigned bsp_apicid = 0;
 172
 173         if (!((cpu_init_detectedx) || (!boot_cpu()))) {
 174                 /* Nothing special needs to be done to find bus 0. */
 175                 /* Allow the HT devices to be found. */
 176                 enumerate_ht_chain();
 177
 178                 sio_setup();
 179
 180                 /* Setup the MCP55. */
 181                 mcp55_enable_rom();
 182         }
 183
 184         if (bist == 0)
 185                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 186
 187         /* FIXME: This should be part of the Super I/O code/config. */
 188         pnp_enter_ext_func_mode(SERIAL_DEV);
 189         /* Switch CLKSEL to 24MHz (default is 48MHz). Needed for serial! */
 190         pnp_write_config(SERIAL_DEV, 0x24, 0);
 191         w83627ehg_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 192         pnp_exit_ext_func_mode(SERIAL_DEV);
 193
 194         setup_mb_resource_map();
 195         uart_init();
 196         report_bist_failure(bist); /* Halt upon BIST failure. */
 197 #if CONFIG_USBDEBUG_DIRECT
 198         mcp55_enable_usbdebug_direct(DBGP_DEFAULT);
 199         early_usbdebug_direct_init();
 200 #endif
 201         console_init();
 202
 203         print_debug("*sysinfo range: [");
 204         print_debug_hex32(sysinfo);
 205         print_debug(",");
 206         print_debug_hex32((unsigned long)sysinfo + sizeof(struct sys_info));
 207         print_debug(")\r\n");
 208
 209         print_debug("bsp_apicid=");
 210         print_debug_hex8(bsp_apicid);
 211         print_debug("\r\n");
 212
 213 #if CONFIG_MEM_TRAIN_SEQ == 1
 214         /* In BSP so could hold all AP until sysinfo is in RAM. */
 215         set_sysinfo_in_ram(0);
 216 #endif
 217
 218         setup_coherent_ht_domain(); /* Routing table and start other core0. */
 219         wait_all_core0_started();
 220
 221 #if CONFIG_LOGICAL_CPUS == 1
 222         /* It is said that we should start core1 after all core0 launched
 223          * becase optimize_link_coherent_ht is moved out from
 224          * setup_coherent_ht_domain, so here need to make sure last core0 is
 225          * started, esp for two way system (there may be APIC ID conflicts in
 226          * that case).
 227          */
 228         start_other_cores();
 229         wait_all_other_cores_started(bsp_apicid);
 230 #endif
 231
 232         /* Set up chains and store link pair for optimization later. */
 233         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 234
 235 #if K8_SET_FIDVID == 1
 236         {
 237                 msr_t msr = rdmsr(0xc0010042);
 238                 print_debug("begin msr fid, vid ");
 239                 print_debug_hex32(msr.hi);
 240                 print_debug_hex32(msr.lo);
 241                 print_debug("\r\n");
 242         }
 243
 244         enable_fid_change();
 245         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 246         init_fidvid_bsp(bsp_apicid);
 247
 248         {
 249                 msr_t msr = rdmsr(0xc0010042);
 250                 print_debug("end   msr fid, vid ");
 251                 print_debug_hex32(msr.hi);
 252                 print_debug_hex32(msr.lo);
 253                 print_debug("\r\n");
 254         }
 255 #endif
 256
 257         needs_reset |= optimize_link_coherent_ht();
 258         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 259         needs_reset |= mcp55_early_setup_x();
 260
 261         /* fidvid change will issue one LDTSTOP and the HT change will be effective too. */
 262         if (needs_reset) {
 263                 print_info("ht reset -\r\n");
 264                 soft_reset();
 265         }
 266         allow_all_aps_stop(bsp_apicid);
 267
 268         /* It's the time to set ctrl in sysinfo now. */
 269         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 270
 271         enable_smbus();
 272
 273         memreset_setup();
 274
 275         /* Do we need apci timer, tsc...., only debug need it for better output */
 276         /* All AP stopped? */
 277         // init_timer(); /* Need to use TMICT to synconize FID/VID. */
 278
 279         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 280
 281         /* bsp switch stack to RAM and copy sysinfo RAM now. */
 282         post_cache_as_ram();
 283 }
 284
 285 #endif