src/mainboard/msi/ms7260/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  * Copyright (C) 2007 Uwe Hermann <uwe@hermann-uwe.de>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; either version 2 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  21  */
  22
  23 // #define RAM_TIMING_DEBUG 1
  24 // #define DQS_TRAIN_DEBUG 1
  25 // #define RES_DEBUG 1
  26
  27 #define RAMINIT_SYSINFO 1
  28 #define K8_ALLOCATE_IO_RANGE 1
  29 #define QRANK_DIMM_SUPPORT 1
  30 #if CONFIG_LOGICAL_CPUS == 1
  31 #define SET_NB_CFG_54 1
  32 #endif
  33
  34 /* Used by init_cpus and fidvid. */
  35 #define SET_FIDVID 1
  36
  37 /* If we want to wait for core1 done before DQS training, set it to 0. */
  38 #define SET_FIDVID_CORE0_ONLY 1
  39
  40 #if CONFIG_K8_REV_F_SUPPORT == 1
  41 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  42 #endif
  43
  44 #include <stdint.h>
  45 #include <string.h>
  46 #include <device/pci_def.h>
  47 #include <device/pci_ids.h>
  48 #include <arch/io.h>
  49 #include <device/pnp_def.h>
  50 #include <arch/romcc_io.h>
  51 #include <cpu/x86/lapic.h>
  52 #include <pc80/mc146818rtc.h>
  53
  54 #include <console/console.h>
  55 #include <usbdebug.h>
  56 #include <cpu/amd/model_fxx_rev.h>
  57 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  58 #include "northbridge/amd/amdk8/raminit.h"
  59 #include "cpu/amd/model_fxx/apic_timer.c"
  60 #include "lib/delay.c"
  61 #include <lib.h>
  62
  63 #include "cpu/x86/lapic/boot_cpu.c"
  64 #include "northbridge/amd/amdk8/reset_test.c"
  65 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  66 #include "superio/winbond/w83627ehg/w83627ehg_early_init.c"
  67
  68 #include "cpu/x86/bist.h"
  69 #include "northbridge/amd/amdk8/debug.c"
  70 #include "cpu/x86/mtrr/earlymtrr.c"
  71 #include "northbridge/amd/amdk8/setup_resource_map.c"
  72
  73 /* Yes, on the MSI K9N Neo (MS-7260) the Super I/O is at 0x4e! */
  74 #define SERIAL_DEV PNP_DEV(0x4e, W83627EHG_SP1)
  75
  76 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  77
  78 static void memreset(int controllers, const struct mem_controller *ctrl) {}
  79 static inline void activate_spd_rom(const struct mem_controller *ctrl) {}
  80
  81 static inline int spd_read_byte(unsigned int device, unsigned int address)
  82 {
  83         return smbus_read_byte(device, address);
  84 }
  85
  86 #include "northbridge/amd/amdk8/amdk8_f.h"
  87 #include "northbridge/amd/amdk8/incoherent_ht.c"
  88 #include "northbridge/amd/amdk8/coherent_ht.c"
  89 #include "northbridge/amd/amdk8/raminit_f.c"
  90 #include "lib/generic_sdram.c"
  91
  92 #include "resourcemap.c"
  93 #include "cpu/amd/dualcore/dualcore.c"
  94
  95 #define MCP55_PCI_E_X_0 0
  96
  97 #define MCP55_MB_SETUP \
  98         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
  99         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
 100         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
 101         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
 102         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 103         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 104
 105 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 106 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 107
 108 #include "cpu/amd/car/post_cache_as_ram.c"
 109 #include "cpu/amd/model_fxx/init_cpus.c"
 110 #include "cpu/amd/model_fxx/fidvid.c"
 111
 112 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 113 #include "northbridge/amd/amdk8/early_ht.c"
 114
 115 static void sio_setup(void)
 116 {
 117         uint32_t dword;
 118         uint8_t byte;
 119
 120         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b);
 121         byte |= 0x20;
 122         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b, byte);
 123
 124         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0);
 125         dword |= (1 << 0);
 126         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0, dword);
 127
 128         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4);
 129         dword |= (1 << 16);
 130         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4, dword);
 131 }
 132
 133 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 134 {
 135         static const uint16_t spd_addr[] = {
 136                 // Node 0
 137                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 138                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 139                 // Node 1
 140                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 141                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 142         };
 143
 144         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE
 145                 + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 146
 147         int needs_reset = 0;
 148         unsigned bsp_apicid = 0;
 149
 150         if (!cpu_init_detectedx && boot_cpu()) {
 151                 /* Nothing special needs to be done to find bus 0. */
 152                 /* Allow the HT devices to be found. */
 153                 enumerate_ht_chain();
 154
 155                 sio_setup();
 156
 157                 /* Setup the MCP55. */
 158                 mcp55_enable_rom();
 159         }
 160
 161         if (bist == 0)
 162                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 163
 164         /* FIXME: This should be part of the Super I/O code/config. */
 165         pnp_enter_ext_func_mode(SERIAL_DEV);
 166         /* Switch CLKSEL to 24MHz (default is 48MHz). Needed for serial! */
 167         pnp_write_config(SERIAL_DEV, 0x24, 0);
 168         w83627ehg_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 169         pnp_exit_ext_func_mode(SERIAL_DEV);
 170
 171         setup_mb_resource_map();
 172         uart_init();
 173         report_bist_failure(bist); /* Halt upon BIST failure. */
 174 #if CONFIG_USBDEBUG
 175         mcp55_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 176         early_usbdebug_init();
 177 #endif
 178         console_init();
 179
 180         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 181         print_debug("bsp_apicid=");
 182         print_debug_hex8(bsp_apicid);
 183         print_debug("\n");
 184
 185 #if CONFIG_MEM_TRAIN_SEQ == 1
 186         /* In BSP so could hold all AP until sysinfo is in RAM. */
 187         set_sysinfo_in_ram(0);
 188 #endif
 189
 190         setup_coherent_ht_domain(); /* Routing table and start other core0. */
 191         wait_all_core0_started();
 192
 193 #if CONFIG_LOGICAL_CPUS == 1
 194         /* It is said that we should start core1 after all core0 launched
 195          * becase optimize_link_coherent_ht is moved out from
 196          * setup_coherent_ht_domain, so here need to make sure last core0 is
 197          * started, esp for two way system (there may be APIC ID conflicts in
 198          * that case).
 199          */
 200         start_other_cores();
 201         wait_all_other_cores_started(bsp_apicid);
 202 #endif
 203
 204         /* Set up chains and store link pair for optimization later. */
 205         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 206
 207 #if SET_FIDVID == 1
 208         {
 209                 msr_t msr = rdmsr(0xc0010042);
 210                 print_debug("begin msr fid, vid ");
 211                 print_debug_hex32(msr.hi);
 212                 print_debug_hex32(msr.lo);
 213                 print_debug("\n");
 214         }
 215
 216         enable_fid_change();
 217         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 218         init_fidvid_bsp(bsp_apicid);
 219
 220         {
 221                 msr_t msr = rdmsr(0xc0010042);
 222                 print_debug("end   msr fid, vid ");
 223                 print_debug_hex32(msr.hi);
 224                 print_debug_hex32(msr.lo);
 225                 print_debug("\n");
 226         }
 227 #endif
 228
 229         init_timer(); /* Need to use TMICT to synconize FID/VID. */
 230
 231         needs_reset |= optimize_link_coherent_ht();
 232         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 233         needs_reset |= mcp55_early_setup_x();
 234
 235         /* fidvid change will issue one LDTSTOP and the HT change will be effective too. */
 236         if (needs_reset) {
 237                 print_info("ht reset -\n");
 238                 soft_reset();
 239         }
 240         allow_all_aps_stop(bsp_apicid);
 241
 242         /* It's the time to set ctrl in sysinfo now. */
 243         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 244
 245         enable_smbus();
 246
 247         /* All AP stopped? */
 248
 249         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 250
 251         /* bsp switch stack to RAM and copy sysinfo RAM now. */
 252         post_cache_as_ram();
 253 }
 254