src/mainboard/msi/ms7260/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  * Copyright (C) 2007 Uwe Hermann <uwe@hermann-uwe.de>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; either version 2 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  21  */
  22
  23 // #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  24 // #define RAM_TIMING_DEBUG 1
  25 // #define DQS_TRAIN_DEBUG 1
  26 // #define RES_DEBUG 1
  27
  28 #define RAMINIT_SYSINFO 1
  29 #define K8_ALLOCATE_IO_RANGE 1
  30 #define QRANK_DIMM_SUPPORT 1
  31 #if CONFIG_LOGICAL_CPUS == 1
  32 #define SET_NB_CFG_54 1
  33 #endif
  34
  35 /* Used by init_cpus and fidvid. */
  36 #define SET_FIDVID 1
  37
  38 /* If we want to wait for core1 done before DQS training, set it to 0. */
  39 #define SET_FIDVID_CORE0_ONLY 1
  40
  41 #if CONFIG_K8_REV_F_SUPPORT == 1
  42 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  43 #endif
  44
  45 #include <stdint.h>
  46 #include <string.h>
  47 #include <device/pci_def.h>
  48 #include <device/pci_ids.h>
  49 #include <arch/io.h>
  50 #include <device/pnp_def.h>
  51 #include <arch/romcc_io.h>
  52 #include <cpu/x86/lapic.h>
  53 #include <pc80/mc146818rtc.h>
  54
  55 #include <console/console.h>
  56 #if CONFIG_USBDEBUG
  57 #include "southbridge/nvidia/mcp55/mcp55_enable_usbdebug.c"
  58 #include "pc80/usbdebug_serial.c"
  59 #endif
  60 #include "lib/ramtest.c"
  61 #include <cpu/amd/model_fxx_rev.h>
  62 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  63 #include "northbridge/amd/amdk8/raminit.h"
  64 #include "cpu/amd/model_fxx/apic_timer.c"
  65 #include "lib/delay.c"
  66
  67 #include "cpu/x86/lapic/boot_cpu.c"
  68 #include "northbridge/amd/amdk8/reset_test.c"
  69 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  70 #include "superio/winbond/w83627ehg/w83627ehg_early_init.c"
  71
  72 #include "cpu/x86/bist.h"
  73 #include "northbridge/amd/amdk8/debug.c"
  74 #include "cpu/x86/mtrr/earlymtrr.c"
  75 #include "northbridge/amd/amdk8/setup_resource_map.c"
  76
  77 /* Yes, on the MSI K9N Neo (MS-7260) the Super I/O is at 0x4e! */
  78 #define SERIAL_DEV PNP_DEV(0x4e, W83627EHG_SP1)
  79
  80 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  81
  82 static void memreset(int controllers, const struct mem_controller *ctrl) {}
  83 static inline void activate_spd_rom(const struct mem_controller *ctrl) {}
  84
  85 static inline int spd_read_byte(unsigned int device, unsigned int address)
  86 {
  87         return smbus_read_byte(device, address);
  88 }
  89
  90 #include "northbridge/amd/amdk8/amdk8_f.h"
  91 #include "northbridge/amd/amdk8/incoherent_ht.c"
  92 #include "northbridge/amd/amdk8/coherent_ht.c"
  93 #include "northbridge/amd/amdk8/raminit_f.c"
  94 #include "lib/generic_sdram.c"
  95
  96 #include "resourcemap.c"
  97 #include "cpu/amd/dualcore/dualcore.c"
  98
  99 #define MCP55_NUM 1
 100 #define MCP55_USE_NIC 1
 101 #define MCP55_USE_AZA 1
 102 #define MCP55_PCI_E_X_0 0
 103
 104 #define MCP55_MB_SETUP \
 105         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
 106         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
 107         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
 108         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
 109         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 110         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 111
 112 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 113 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 114
 115 #include "cpu/amd/car/post_cache_as_ram.c"
 116 #include "cpu/amd/model_fxx/init_cpus.c"
 117 #include "cpu/amd/model_fxx/fidvid.c"
 118
 119 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 120 #include "northbridge/amd/amdk8/early_ht.c"
 121
 122 static void sio_setup(void)
 123 {
 124         uint32_t dword;
 125         uint8_t byte;
 126
 127         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b);
 128         byte |= 0x20;
 129         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b, byte);
 130
 131         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0);
 132         dword |= (1 << 0);
 133         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0, dword);
 134
 135         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4);
 136         dword |= (1 << 16);
 137         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4, dword);
 138 }
 139
 140 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 141 {
 142         static const uint16_t spd_addr[] = {
 143                 // Node 0
 144                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 145                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 146                 // Node 1
 147                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 148                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 149         };
 150
 151         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE
 152                 + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 153
 154         int needs_reset = 0;
 155         unsigned bsp_apicid = 0;
 156
 157         if (!cpu_init_detectedx && boot_cpu()) {
 158                 /* Nothing special needs to be done to find bus 0. */
 159                 /* Allow the HT devices to be found. */
 160                 enumerate_ht_chain();
 161
 162                 sio_setup();
 163
 164                 /* Setup the MCP55. */
 165                 mcp55_enable_rom();
 166         }
 167
 168         if (bist == 0)
 169                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 170
 171         /* FIXME: This should be part of the Super I/O code/config. */
 172         pnp_enter_ext_func_mode(SERIAL_DEV);
 173         /* Switch CLKSEL to 24MHz (default is 48MHz). Needed for serial! */
 174         pnp_write_config(SERIAL_DEV, 0x24, 0);
 175         w83627ehg_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 176         pnp_exit_ext_func_mode(SERIAL_DEV);
 177
 178         setup_mb_resource_map();
 179         uart_init();
 180         report_bist_failure(bist); /* Halt upon BIST failure. */
 181 #if CONFIG_USBDEBUG
 182         mcp55_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 183         early_usbdebug_init();
 184 #endif
 185         console_init();
 186
 187         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 188         print_debug("bsp_apicid=");
 189         print_debug_hex8(bsp_apicid);
 190         print_debug("\n");
 191
 192 #if CONFIG_MEM_TRAIN_SEQ == 1
 193         /* In BSP so could hold all AP until sysinfo is in RAM. */
 194         set_sysinfo_in_ram(0);
 195 #endif
 196
 197         setup_coherent_ht_domain(); /* Routing table and start other core0. */
 198         wait_all_core0_started();
 199
 200 #if CONFIG_LOGICAL_CPUS == 1
 201         /* It is said that we should start core1 after all core0 launched
 202          * becase optimize_link_coherent_ht is moved out from
 203          * setup_coherent_ht_domain, so here need to make sure last core0 is
 204          * started, esp for two way system (there may be APIC ID conflicts in
 205          * that case).
 206          */
 207         start_other_cores();
 208         wait_all_other_cores_started(bsp_apicid);
 209 #endif
 210
 211         /* Set up chains and store link pair for optimization later. */
 212         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 213
 214 #if SET_FIDVID == 1
 215         {
 216                 msr_t msr = rdmsr(0xc0010042);
 217                 print_debug("begin msr fid, vid ");
 218                 print_debug_hex32(msr.hi);
 219                 print_debug_hex32(msr.lo);
 220                 print_debug("\n");
 221         }
 222
 223         enable_fid_change();
 224         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 225         init_fidvid_bsp(bsp_apicid);
 226
 227         {
 228                 msr_t msr = rdmsr(0xc0010042);
 229                 print_debug("end   msr fid, vid ");
 230                 print_debug_hex32(msr.hi);
 231                 print_debug_hex32(msr.lo);
 232                 print_debug("\n");
 233         }
 234 #endif
 235
 236         init_timer(); /* Need to use TMICT to synconize FID/VID. */
 237
 238         needs_reset |= optimize_link_coherent_ht();
 239         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 240         needs_reset |= mcp55_early_setup_x();
 241
 242         /* fidvid change will issue one LDTSTOP and the HT change will be effective too. */
 243         if (needs_reset) {
 244                 print_info("ht reset -\n");
 245                 soft_reset();
 246         }
 247         allow_all_aps_stop(bsp_apicid);
 248
 249         /* It's the time to set ctrl in sysinfo now. */
 250         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 251
 252         enable_smbus();
 253
 254         /* All AP stopped? */
 255
 256         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 257
 258         /* bsp switch stack to RAM and copy sysinfo RAM now. */
 259         post_cache_as_ram();
 260 }
 261