src/mainboard/msi/ms7260/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  * Copyright (C) 2007 Uwe Hermann <uwe@hermann-uwe.de>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; either version 2 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  21  */
  22
  23 #define ASSEMBLY 1
  24
  25
  26 // #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  27 // #define RAM_TIMING_DEBUG 1
  28 // #define DQS_TRAIN_DEBUG 1
  29 // #define RES_DEBUG 1
  30
  31 #define RAMINIT_SYSINFO 1
  32 #define K8_ALLOCATE_IO_RANGE 1
  33 #define QRANK_DIMM_SUPPORT 1
  34 #if CONFIG_LOGICAL_CPUS == 1
  35 #define SET_NB_CFG_54 1
  36 #endif
  37
  38 /* Used by init_cpus and fidvid. */
  39 #define K8_SET_FIDVID 1
  40
  41 /* If we want to wait for core1 done before DQS training, set it to 0. */
  42 #define K8_SET_FIDVID_CORE0_ONLY 1
  43
  44 #if CONFIG_K8_REV_F_SUPPORT == 1
  45 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  46 #endif
  47
  48 #define DBGP_DEFAULT 7
  49
  50 #include <stdint.h>
  51 #include <string.h>
  52 #include <device/pci_def.h>
  53 #include <device/pci_ids.h>
  54 #include <arch/io.h>
  55 #include <device/pnp_def.h>
  56 #include <arch/romcc_io.h>
  57 #include <cpu/x86/lapic.h>
  58 #include "option_table.h"
  59 #include "pc80/mc146818rtc_early.c"
  60
  61 #include "pc80/serial.c"
  62 #include "arch/i386/lib/console.c"
  63 #if CONFIG_USBDEBUG_DIRECT
  64 #include "southbridge/nvidia/mcp55/mcp55_enable_usbdebug_direct.c"
  65 #include "pc80/usbdebug_direct_serial.c"
  66 #endif
  67 #include "lib/ramtest.c"
  68 #include <cpu/amd/model_fxx_rev.h>
  69 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  70 #include "northbridge/amd/amdk8/raminit.h"
  71 #include "cpu/amd/model_fxx/apic_timer.c"
  72 #include "lib/delay.c"
  73
  74 #include "cpu/x86/lapic/boot_cpu.c"
  75 #include "northbridge/amd/amdk8/reset_test.c"
  76 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  77 #include "superio/winbond/w83627ehg/w83627ehg_early_init.c"
  78
  79 #include "cpu/x86/bist.h"
  80 #include "northbridge/amd/amdk8/debug.c"
  81 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  82 #include "northbridge/amd/amdk8/setup_resource_map.c"
  83
  84 /* Yes, on the MSI K9N Neo (MS-7260) the Super I/O is at 0x4e! */
  85 #define SERIAL_DEV PNP_DEV(0x4e, W83627EHG_SP1)
  86
  87 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  88
  89 static void memreset_setup(void) {}
  90 static void memreset(int controllers, const struct mem_controller *ctrl) {}
  91 static inline void activate_spd_rom(const struct mem_controller *ctrl) {}
  92
  93 static inline int spd_read_byte(unsigned int device, unsigned int address)
  94 {
  95         return smbus_read_byte(device, address);
  96 }
  97
  98 #include "northbridge/amd/amdk8/amdk8_f.h"
  99 #include "northbridge/amd/amdk8/coherent_ht.c"
 100 #include "northbridge/amd/amdk8/incoherent_ht.c"
 101 #include "northbridge/amd/amdk8/raminit_f.c"
 102 #include "lib/generic_sdram.c"
 103 #include "resourcemap.c"
 104 #include "cpu/amd/dualcore/dualcore.c"
 105
 106 #define MCP55_NUM 1
 107 #define MCP55_USE_NIC 1
 108 #define MCP55_USE_AZA 1
 109 #define MCP55_PCI_E_X_0 0
 110
 111 #define MCP55_MB_SETUP \
 112         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
 113         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
 114         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
 115         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
 116         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 117         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 118
 119 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 120 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 121 #include "cpu/amd/car/copy_and_run.c"
 122 #include "cpu/amd/car/post_cache_as_ram.c"
 123 #include "cpu/amd/model_fxx/init_cpus.c"
 124 #include "cpu/amd/model_fxx/fidvid.c"
 125
 126 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 127 #include "northbridge/amd/amdk8/early_ht.c"
 128
 129 static void sio_setup(void)
 130 {
 131         uint32_t dword;
 132         uint8_t byte;
 133
 134         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b);
 135         byte |= 0x20;
 136         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b, byte);
 137
 138         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0);
 139         dword |= (1 << 0);
 140         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0, dword);
 141
 142         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4);
 143         dword |= (1 << 16);
 144         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4, dword);
 145 }
 146
 147 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 148 {
 149         static const uint16_t spd_addr[] = {
 150                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 151                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 152 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 153                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 154                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 155 #endif
 156         };
 157
 158         struct sys_info *sysinfo =
 159             (CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 160         int needs_reset = 0;
 161         unsigned bsp_apicid = 0;
 162
 163         if (!cpu_init_detectedx && boot_cpu()) {
 164                 /* Nothing special needs to be done to find bus 0. */
 165                 /* Allow the HT devices to be found. */
 166                 enumerate_ht_chain();
 167
 168                 sio_setup();
 169
 170                 /* Setup the MCP55. */
 171                 mcp55_enable_rom();
 172         }
 173
 174         if (bist == 0)
 175                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 176
 177         /* FIXME: This should be part of the Super I/O code/config. */
 178         pnp_enter_ext_func_mode(SERIAL_DEV);
 179         /* Switch CLKSEL to 24MHz (default is 48MHz). Needed for serial! */
 180         pnp_write_config(SERIAL_DEV, 0x24, 0);
 181         w83627ehg_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 182         pnp_exit_ext_func_mode(SERIAL_DEV);
 183
 184         setup_mb_resource_map();
 185         uart_init();
 186         report_bist_failure(bist); /* Halt upon BIST failure. */
 187 #if CONFIG_USBDEBUG_DIRECT
 188         mcp55_enable_usbdebug_direct(DBGP_DEFAULT);
 189         early_usbdebug_direct_init();
 190 #endif
 191         console_init();
 192
 193         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 194         print_debug("bsp_apicid=");
 195         print_debug_hex8(bsp_apicid);
 196         print_debug("\r\n");
 197
 198 #if CONFIG_MEM_TRAIN_SEQ == 1
 199         /* In BSP so could hold all AP until sysinfo is in RAM. */
 200         set_sysinfo_in_ram(0);
 201 #endif
 202
 203         setup_coherent_ht_domain(); /* Routing table and start other core0. */
 204         wait_all_core0_started();
 205
 206 #if CONFIG_LOGICAL_CPUS == 1
 207         /* It is said that we should start core1 after all core0 launched
 208          * becase optimize_link_coherent_ht is moved out from
 209          * setup_coherent_ht_domain, so here need to make sure last core0 is
 210          * started, esp for two way system (there may be APIC ID conflicts in
 211          * that case).
 212          */
 213         start_other_cores();
 214         wait_all_other_cores_started(bsp_apicid);
 215 #endif
 216
 217         /* Set up chains and store link pair for optimization later. */
 218         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 219
 220 #if K8_SET_FIDVID == 1
 221         {
 222                 msr_t msr = rdmsr(0xc0010042);
 223                 print_debug("begin msr fid, vid ");
 224                 print_debug_hex32(msr.hi);
 225                 print_debug_hex32(msr.lo);
 226                 print_debug("\r\n");
 227         }
 228
 229         enable_fid_change();
 230         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 231         init_fidvid_bsp(bsp_apicid);
 232
 233         {
 234                 msr_t msr = rdmsr(0xc0010042);
 235                 print_debug("end   msr fid, vid ");
 236                 print_debug_hex32(msr.hi);
 237                 print_debug_hex32(msr.lo);
 238                 print_debug("\r\n");
 239         }
 240 #endif
 241
 242         needs_reset |= optimize_link_coherent_ht();
 243         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 244         needs_reset |= mcp55_early_setup_x();
 245
 246         /* fidvid change will issue one LDTSTOP and the HT change will be effective too. */
 247         if (needs_reset) {
 248                 print_info("ht reset -\r\n");
 249                 soft_reset();
 250         }
 251         allow_all_aps_stop(bsp_apicid);
 252
 253         /* It's the time to set ctrl in sysinfo now. */
 254         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 255
 256         enable_smbus();
 257
 258         memreset_setup();
 259
 260         /* Do we need apci timer, tsc...., only debug need it for better output */
 261         /* All AP stopped? */
 262         // init_timer(); /* Need to use TMICT to synconize FID/VID. */
 263
 264         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 265
 266         /* bsp switch stack to RAM and copy sysinfo RAM now. */
 267         post_cache_as_ram();
 268 }
 269