src/mainboard/msi/ms7260/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  * Copyright (C) 2007 Uwe Hermann <uwe@hermann-uwe.de>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; either version 2 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  21  */
  22
  23 #if CONFIG_LOGICAL_CPUS == 1
  24 #define SET_NB_CFG_54 1
  25 #endif
  26
  27 #if CONFIG_K8_REV_F_SUPPORT == 1
  28 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  29 #endif
  30
  31 #include <stdint.h>
  32 #include <string.h>
  33 #include <device/pci_def.h>
  34 #include <device/pci_ids.h>
  35 #include <arch/io.h>
  36 #include <device/pnp_def.h>
  37 #include <arch/romcc_io.h>
  38 #include <cpu/x86/lapic.h>
  39 #include <pc80/mc146818rtc.h>
  40
  41 #include <console/console.h>
  42 #include <usbdebug.h>
  43 #include <cpu/amd/model_fxx_rev.h>
  44 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  45 #include "northbridge/amd/amdk8/raminit.h"
  46 #include "cpu/amd/model_fxx/apic_timer.c"
  47 #include "lib/delay.c"
  48 #include <lib.h>
  49
  50 #include "cpu/x86/lapic/boot_cpu.c"
  51 #include "northbridge/amd/amdk8/reset_test.c"
  52 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  53 #include "superio/winbond/w83627ehg/w83627ehg_early_init.c"
  54
  55 #include "cpu/x86/bist.h"
  56 #include "northbridge/amd/amdk8/debug.c"
  57 #include "cpu/x86/mtrr/earlymtrr.c"
  58 #include "northbridge/amd/amdk8/setup_resource_map.c"
  59
  60 /* Yes, on the MSI K9N Neo (MS-7260) the Super I/O is at 0x4e! */
  61 #define SERIAL_DEV PNP_DEV(0x4e, W83627EHG_SP1)
  62
  63 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  64
  65 static void memreset(int controllers, const struct mem_controller *ctrl) {}
  66 static inline void activate_spd_rom(const struct mem_controller *ctrl) {}
  67
  68 static inline int spd_read_byte(unsigned int device, unsigned int address)
  69 {
  70         return smbus_read_byte(device, address);
  71 }
  72
  73 #include "northbridge/amd/amdk8/amdk8_f.h"
  74 #include "northbridge/amd/amdk8/incoherent_ht.c"
  75 #include "northbridge/amd/amdk8/coherent_ht.c"
  76 #include "northbridge/amd/amdk8/raminit_f.c"
  77 #include "lib/generic_sdram.c"
  78
  79 #include "resourcemap.c"
  80 #include "cpu/amd/dualcore/dualcore.c"
  81
  82 #define MCP55_PCI_E_X_0 0
  83
  84 #define MCP55_MB_SETUP \
  85         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
  86         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
  87         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
  88         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
  89         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
  90         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
  91
  92 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
  93 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
  94
  95 #include "cpu/amd/car/post_cache_as_ram.c"
  96 #include "cpu/amd/model_fxx/init_cpus.c"
  97 #include "cpu/amd/model_fxx/fidvid.c"
  98
  99 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 100 #include "northbridge/amd/amdk8/early_ht.c"
 101
 102 static void sio_setup(void)
 103 {
 104         uint32_t dword;
 105         uint8_t byte;
 106
 107         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b);
 108         byte |= 0x20;
 109         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b, byte);
 110
 111         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0);
 112         dword |= (1 << 0);
 113         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0, dword);
 114
 115         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4);
 116         dword |= (1 << 16);
 117         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4, dword);
 118 }
 119
 120 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 121 {
 122         static const uint16_t spd_addr[] = {
 123                 // Node 0
 124                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 125                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 126                 // Node 1
 127                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 128                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 129         };
 130
 131         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE
 132                 + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 133
 134         int needs_reset = 0;
 135         unsigned bsp_apicid = 0;
 136
 137         if (!cpu_init_detectedx && boot_cpu()) {
 138                 /* Nothing special needs to be done to find bus 0. */
 139                 /* Allow the HT devices to be found. */
 140                 enumerate_ht_chain();
 141
 142                 sio_setup();
 143
 144                 /* Setup the MCP55. */
 145                 mcp55_enable_rom();
 146         }
 147
 148         if (bist == 0)
 149                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 150
 151         /* FIXME: This should be part of the Super I/O code/config. */
 152         pnp_enter_ext_func_mode(SERIAL_DEV);
 153         /* Switch CLKSEL to 24MHz (default is 48MHz). Needed for serial! */
 154         pnp_write_config(SERIAL_DEV, 0x24, 0);
 155         w83627ehg_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 156         pnp_exit_ext_func_mode(SERIAL_DEV);
 157
 158         setup_mb_resource_map();
 159         uart_init();
 160         report_bist_failure(bist); /* Halt upon BIST failure. */
 161 #if CONFIG_USBDEBUG
 162         mcp55_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 163         early_usbdebug_init();
 164 #endif
 165         console_init();
 166
 167         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 168         print_debug("bsp_apicid=");
 169         print_debug_hex8(bsp_apicid);
 170         print_debug("\n");
 171
 172 #if CONFIG_MEM_TRAIN_SEQ == 1
 173         /* In BSP so could hold all AP until sysinfo is in RAM. */
 174         set_sysinfo_in_ram(0);
 175 #endif
 176
 177         setup_coherent_ht_domain(); /* Routing table and start other core0. */
 178         wait_all_core0_started();
 179
 180 #if CONFIG_LOGICAL_CPUS == 1
 181         /* It is said that we should start core1 after all core0 launched
 182          * becase optimize_link_coherent_ht is moved out from
 183          * setup_coherent_ht_domain, so here need to make sure last core0 is
 184          * started, esp for two way system (there may be APIC ID conflicts in
 185          * that case).
 186          */
 187         start_other_cores();
 188         wait_all_other_cores_started(bsp_apicid);
 189 #endif
 190
 191         /* Set up chains and store link pair for optimization later. */
 192         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 193
 194 #if CONFIG_SET_FIDVID
 195         {
 196                 msr_t msr = rdmsr(0xc0010042);
 197                 print_debug("begin msr fid, vid ");
 198                 print_debug_hex32(msr.hi);
 199                 print_debug_hex32(msr.lo);
 200                 print_debug("\n");
 201         }
 202
 203         enable_fid_change();
 204         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 205         init_fidvid_bsp(bsp_apicid);
 206
 207         {
 208                 msr_t msr = rdmsr(0xc0010042);
 209                 print_debug("end   msr fid, vid ");
 210                 print_debug_hex32(msr.hi);
 211                 print_debug_hex32(msr.lo);
 212                 print_debug("\n");
 213         }
 214 #endif
 215
 216         init_timer(); /* Need to use TMICT to synconize FID/VID. */
 217
 218         needs_reset |= optimize_link_coherent_ht();
 219         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 220         needs_reset |= mcp55_early_setup_x();
 221
 222         /* fidvid change will issue one LDTSTOP and the HT change will be effective too. */
 223         if (needs_reset) {
 224                 print_info("ht reset -\n");
 225                 soft_reset();
 226         }
 227         allow_all_aps_stop(bsp_apicid);
 228
 229         /* It's the time to set ctrl in sysinfo now. */
 230         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 231
 232         enable_smbus();
 233
 234         /* All AP stopped? */
 235
 236         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 237
 238         /* bsp switch stack to RAM and copy sysinfo RAM now. */
 239         post_cache_as_ram();
 240 }
 241