src/mainboard/msi/ms7260/cache_as_ram_auto.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  * Copyright (C) 2007 Uwe Hermann <uwe@hermann-uwe.de>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; either version 2 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  21  */
  22
  23 #define ASSEMBLY 1
  24 #define __ROMCC__
  25
  26 // #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  27 // #define DEBUG_SMBUS 1
  28 // #define RAM_TIMING_DEBUG 1
  29 // #define DQS_TRAIN_DEBUG 1
  30 // #define RES_DEBUG 1
  31
  32 #define RAMINIT_SYSINFO 1
  33 #define K8_ALLOCATE_IO_RANGE 1
  34 // #define K8_SCAN_PCI_BUS 1            /* ? */
  35 #define QRANK_DIMM_SUPPORT 1
  36 #if CONFIG_LOGICAL_CPUS == 1
  37 #define SET_NB_CFG_54 1
  38 #endif
  39
  40 /* Used by init_cpus and fidvid. */
  41 #define K8_SET_FIDVID 1
  42
  43 /* If we want to wait for core1 done before DQS training, set it to 0. */
  44 #define K8_SET_FIDVID_CORE0_ONLY 1
  45
  46 #if CONFIG_K8_REV_F_SUPPORT == 1
  47 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  48 #endif
  49
  50 #define DBGP_DEFAULT 7
  51
  52 #include <stdint.h>
  53 #include <string.h>
  54 #include <device/pci_def.h>
  55 #include <device/pci_ids.h>
  56 #include <arch/io.h>
  57 #include <device/pnp_def.h>
  58 #include <arch/romcc_io.h>
  59 #include <cpu/x86/lapic.h>
  60 #include "option_table.h"
  61 #include "pc80/mc146818rtc_early.c"
  62
  63 #if CONFIG_USE_FAILOVER_IMAGE == 0
  64
  65 #include "pc80/serial.c"
  66 #include "arch/i386/lib/console.c"
  67 #if CONFIG_USBDEBUG_DIRECT
  68 #include "southbridge/nvidia/mcp55/mcp55_enable_usbdebug_direct.c"
  69 #include "pc80/usbdebug_direct_serial.c"
  70 #endif
  71 #include "lib/ramtest.c"
  72 #include <cpu/amd/model_fxx_rev.h>
  73 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  74 #include "northbridge/amd/amdk8/raminit.h"
  75 #include "cpu/amd/model_fxx/apic_timer.c"
  76 #include "lib/delay.c"
  77
  78 #endif
  79
  80 #include "cpu/x86/lapic/boot_cpu.c"
  81 #include "northbridge/amd/amdk8/reset_test.c"
  82 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  83 #include "superio/winbond/w83627ehg/w83627ehg_early_init.c"
  84
  85 #if CONFIG_USE_FAILOVER_IMAGE == 0
  86
  87 #include "cpu/x86/bist.h"
  88 #include "northbridge/amd/amdk8/debug.c"
  89 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  90 #include "northbridge/amd/amdk8/setup_resource_map.c"
  91
  92 /* Yes, on the MSI K9N Neo (MS-7260) the Super I/O is at 0x4e! */
  93 #define SERIAL_DEV PNP_DEV(0x4e, W83627EHG_SP1)
  94
  95 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  96
  97 static void memreset_setup(void) {}
  98 static void memreset(int controllers, const struct mem_controller *ctrl) {}
  99 static inline void activate_spd_rom(const struct mem_controller *ctrl) {}
 100
 101 static inline int spd_read_byte(unsigned int device, unsigned int address)
 102 {
 103         return smbus_read_byte(device, address);
 104 }
 105
 106 #include "northbridge/amd/amdk8/amdk8_f.h"
 107 #include "northbridge/amd/amdk8/coherent_ht.c"
 108 #include "northbridge/amd/amdk8/incoherent_ht.c"
 109 #include "northbridge/amd/amdk8/raminit_f.c"
 110 #include "lib/generic_sdram.c"
 111 #include "resourcemap.c"
 112 #include "cpu/amd/dualcore/dualcore.c"
 113
 114 #define MCP55_NUM 1
 115 #define MCP55_USE_NIC 1
 116 #define MCP55_USE_AZA 1
 117 #define MCP55_PCI_E_X_0 0
 118
 119 #define MCP55_MB_SETUP \
 120         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
 121         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
 122         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
 123         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
 124         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 125         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 126
 127 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 128 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 129 #include "cpu/amd/car/copy_and_run.c"
 130 #include "cpu/amd/car/post_cache_as_ram.c"
 131 #include "cpu/amd/model_fxx/init_cpus.c"
 132 #include "cpu/amd/model_fxx/fidvid.c"
 133
 134 #endif
 135
 136 #if ((CONFIG_HAVE_FAILOVER_BOOT==1) && (CONFIG_USE_FAILOVER_IMAGE == 1)) || ((CONFIG_HAVE_FAILOVER_BOOT==0) && (CONFIG_USE_FALLBACK_IMAGE == 1))
 137
 138 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 139 #include "northbridge/amd/amdk8/early_ht.c"
 140
 141 static void sio_setup(void)
 142 {
 143         uint32_t dword;
 144         uint8_t byte;
 145
 146         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b);
 147         byte |= 0x20;
 148         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b, byte);
 149
 150         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0);
 151         dword |= (1 << 0);
 152         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0, dword);
 153
 154         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4);
 155         dword |= (1 << 16);
 156         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4, dword);
 157 }
 158
 159 void failover_process(unsigned long bist, unsigned long cpu_init_detectedx)
 160 {
 161         unsigned int last_boot_normal_x = last_boot_normal();
 162
 163         /* Is this a CPU only reset? Or is this a secondary CPU? */
 164         if ((cpu_init_detectedx) || (!boot_cpu())) {
 165                 if (last_boot_normal_x)
 166                         goto normal_image;
 167                 else
 168                         goto fallback_image;
 169         }
 170
 171         /* Nothing special needs to be done to find bus 0. */
 172         /* Allow the HT devices to be found. */
 173         enumerate_ht_chain();
 174
 175         sio_setup();
 176
 177         /* Setup the MCP55. */
 178         mcp55_enable_rom();
 179
 180         /* Is this a deliberate reset by the BIOS? */
 181         if (bios_reset_detected() && last_boot_normal_x) {
 182                 goto normal_image;
 183         }
 184         /* This is the primary CPU. How should I boot? */
 185         else if (do_normal_boot()) {
 186                 goto normal_image;
 187         } else {
 188                 goto fallback_image;
 189         }
 190
 191 normal_image:
 192         __asm__ volatile ("jmp __normal_image":
 193                           :"a" (bist), "b"(cpu_init_detectedx)
 194         );
 195
 196 fallback_image:
 197 #if CONFIG_HAVE_FAILOVER_BOOT==1
 198         __asm__ volatile ("jmp __fallback_image":
 199                           :"a" (bist), "b"(cpu_init_detectedx)
 200         )
 201 #endif
 202         ;
 203 }
 204 #endif
 205
 206 void real_main(unsigned long bist, unsigned long cpu_init_detectedx);
 207
 208 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 209 {
 210 #if CONFIG_HAVE_FAILOVER_BOOT == 1
 211 #if CONFIG_USE_FAILOVER_IMAGE == 1
 212         failover_process(bist, cpu_init_detectedx);
 213 #else
 214         real_main(bist, cpu_init_detectedx);
 215 #endif
 216 #else
 217 #if CONFIG_USE_FALLBACK_IMAGE == 1
 218         failover_process(bist, cpu_init_detectedx);
 219 #endif
 220         real_main(bist, cpu_init_detectedx);
 221 #endif
 222 }
 223
 224 #if CONFIG_USE_FAILOVER_IMAGE == 0
 225
 226 void real_main(unsigned long bist, unsigned long cpu_init_detectedx)
 227 {
 228         static const uint16_t spd_addr[] = {
 229                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 230                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 231 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 232                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 233                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 234 #endif
 235         };
 236
 237         struct sys_info *sysinfo =
 238             (CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 239         int needs_reset = 0;
 240         unsigned bsp_apicid = 0;
 241
 242         if (bist == 0)
 243                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 244
 245         /* FIXME: This should be part of the Super I/O code/config. */
 246         pnp_enter_ext_func_mode(SERIAL_DEV);
 247         /* Switch CLKSEL to 24MHz (default is 48MHz). Needed for serial! */
 248         pnp_write_config(SERIAL_DEV, 0x24, 0);
 249         w83627ehg_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 250         pnp_exit_ext_func_mode(SERIAL_DEV);
 251
 252         setup_mb_resource_map();
 253         uart_init();
 254         report_bist_failure(bist); /* Halt upon BIST failure. */
 255 #if CONFIG_USBDEBUG_DIRECT
 256         mcp55_enable_usbdebug_direct(DBGP_DEFAULT);
 257         early_usbdebug_direct_init();
 258 #endif
 259         console_init();
 260
 261         print_debug("*sysinfo range: [");
 262         print_debug_hex32(sysinfo);
 263         print_debug(",");
 264         print_debug_hex32((unsigned long)sysinfo + sizeof(struct sys_info));
 265         print_debug(")\r\n");
 266
 267         print_debug("bsp_apicid=");
 268         print_debug_hex8(bsp_apicid);
 269         print_debug("\r\n");
 270
 271 #if CONFIG_MEM_TRAIN_SEQ == 1
 272         /* In BSP so could hold all AP until sysinfo is in RAM. */
 273         set_sysinfo_in_ram(0);
 274 #endif
 275
 276         setup_coherent_ht_domain(); /* Routing table and start other core0. */
 277         wait_all_core0_started();
 278
 279 #if CONFIG_LOGICAL_CPUS == 1
 280         /* It is said that we should start core1 after all core0 launched
 281          * becase optimize_link_coherent_ht is moved out from
 282          * setup_coherent_ht_domain, so here need to make sure last core0 is
 283          * started, esp for two way system (there may be APIC ID conflicts in
 284          * that case).
 285          */
 286         start_other_cores();
 287         wait_all_other_cores_started(bsp_apicid);
 288 #endif
 289
 290         /* Set up chains and store link pair for optimization later. */
 291         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 292
 293 #if K8_SET_FIDVID == 1
 294         {
 295                 msr_t msr = rdmsr(0xc0010042);
 296                 print_debug("begin msr fid, vid ");
 297                 print_debug_hex32(msr.hi);
 298                 print_debug_hex32(msr.lo);
 299                 print_debug("\r\n");
 300         }
 301
 302         enable_fid_change();
 303         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 304         init_fidvid_bsp(bsp_apicid);
 305
 306         {
 307                 msr_t msr = rdmsr(0xc0010042);
 308                 print_debug("end   msr fid, vid ");
 309                 print_debug_hex32(msr.hi);
 310                 print_debug_hex32(msr.lo);
 311                 print_debug("\r\n");
 312         }
 313 #endif
 314
 315         needs_reset |= optimize_link_coherent_ht();
 316         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 317         needs_reset |= mcp55_early_setup_x();
 318
 319         /* fidvid change will issue one LDTSTOP and the HT change will be effective too. */
 320         if (needs_reset) {
 321                 print_info("ht reset -\r\n");
 322                 soft_reset();
 323         }
 324         allow_all_aps_stop(bsp_apicid);
 325
 326         /* It's the time to set ctrl in sysinfo now. */
 327         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 328
 329         enable_smbus();
 330
 331         memreset_setup();
 332
 333         /* Do we need apci timer, tsc...., only debug need it for better output */
 334         /* All AP stopped? */
 335         // init_timer(); /* Need to use TMICT to synconize FID/VID. */
 336
 337         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 338
 339         /* bsp switch stack to RAM and copy sysinfo RAM now. */
 340         post_cache_as_ram();
 341 }
 342
 343 #endif