src/mainboard/msi/ms7135/Options.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2007 Philipp Degler <pdegler@rumms.uni-mannheim.de>
   5 ## (Thanks to LSRA University of Mannheim for their support)
   6 ## Copyright (C) 2008 Jonathan A. Kollasch <jakllsch@kollasch.net>
   7 ##
   8 ## This program is free software; you can redistribute it and/or modify
   9 ## it under the terms of the GNU General Public License as published by
  10 ## the Free Software Foundation; either version 2 of the License, or
  11 ## (at your option) any later version.
  12 ##
  13 ## This program is distributed in the hope that it will be useful,
  14 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  15 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16 ## GNU General Public License for more details.
  17 ##
  18 ## You should have received a copy of the GNU General Public License
  19 ## along with this program; if not, write to the Free Software
  20 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  21 ##
  22
  23 uses CONFIG_GENERATE_MP_TABLE
  24 uses CONFIG_GENERATE_PIRQ_TABLE
  25 uses CONFIG_USE_FALLBACK_IMAGE
  26 uses CONFIG_USE_FAILOVER_IMAGE
  27 uses CONFIG_HAVE_FALLBACK_BOOT
  28 uses CONFIG_HAVE_FAILOVER_BOOT
  29 uses CONFIG_HAVE_HARD_RESET
  30 uses CONFIG_IRQ_SLOT_COUNT
  31 uses CONFIG_HAVE_OPTION_TABLE
  32 uses CONFIG_MAX_CPUS
  33 uses CONFIG_MAX_PHYSICAL_CPUS
  34 uses CONFIG_LOGICAL_CPUS
  35 uses CONFIG_IOAPIC
  36 uses CONFIG_SMP
  37 uses CONFIG_FALLBACK_SIZE
  38 uses CONFIG_FAILOVER_SIZE
  39 uses CONFIG_ROM_SIZE
  40 uses CONFIG_ROM_SECTION_SIZE
  41 uses CONFIG_ROM_IMAGE_SIZE
  42 uses CONFIG_ROM_SECTION_SIZE
  43 uses CONFIG_ROM_SECTION_OFFSET
  44 uses CONFIG_ROM_PAYLOAD
  45 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  46 uses CONFIG_ROMBASE
  47 uses CONFIG_XIP_ROM_SIZE
  48 uses CONFIG_XIP_ROM_BASE
  49 uses CONFIG_STACK_SIZE
  50 uses CONFIG_HEAP_SIZE
  51 uses CONFIG_USE_OPTION_TABLE
  52 uses CONFIG_LB_CKS_RANGE_START
  53 uses CONFIG_LB_CKS_RANGE_END
  54 uses CONFIG_LB_CKS_LOC
  55 uses CONFIG_MAINBOARD_PART_NUMBER
  56 uses CONFIG_MAINBOARD_VENDOR
  57 uses CONFIG_MAINBOARD
  58 uses CONFIG_MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  59 uses CONFIG_MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  60 uses COREBOOT_EXTRA_VERSION
  61 uses CONFIG_RAMBASE
  62 uses CONFIG_GDB_STUB
  63 uses CONFIG_CROSS_COMPILE
  64 uses CC
  65 uses HOSTCC
  66 uses CONFIG_OBJCOPY
  67 uses CONFIG_TTYS0_BAUD
  68 uses CONFIG_TTYS0_BASE
  69 uses CONFIG_TTYS0_LCS
  70 uses CONFIG_DEFAULT_CONSOLE_LOGLEVEL
  71 uses CONFIG_MAXIMUM_CONSOLE_LOGLEVEL
  72 uses CONFIG_MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  73 uses CONFIG_CONSOLE_SERIAL8250
  74 uses CONFIG_CONSOLE_BTEXT
  75 uses CONFIG_HAVE_INIT_TIMER
  76 uses CONFIG_GDB_STUB
  77 uses CONFIG_CONSOLE_VGA
  78 uses CONFIG_PCI_ROM_RUN
  79 uses CONFIG_HW_MEM_HOLE_SIZEK
  80
  81 uses CONFIG_USE_DCACHE_RAM
  82 uses CONFIG_DCACHE_RAM_BASE
  83 uses CONFIG_DCACHE_RAM_SIZE
  84 uses CONFIG_USE_INIT
  85 uses CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE
  86 uses CONFIG_AP_CODE_IN_CAR
  87 uses CONFIG_USE_PRINTK_IN_CAR
  88 uses CONFIG_MEM_TRAIN_SEQ
  89 uses CONFIG_WAIT_BEFORE_CPUS_INIT
  90
  91 uses CONFIG_ENABLE_APIC_EXT_ID
  92 uses CONFIG_APIC_ID_OFFSET
  93 uses CONFIG_LIFT_BSP_APIC_ID
  94
  95 uses CONFIG_PCI_64BIT_PREF_MEM
  96
  97 uses CONFIG_HT_CHAIN_UNITID_BASE
  98 uses CONFIG_HT_CHAIN_END_UNITID_BASE
  99 uses CONFIG_SB_HT_CHAIN_ON_BUS0
 100 uses CONFIG_SB_HT_CHAIN_UNITID_OFFSET_ONLY
 101
 102 uses CONFIG_LB_MEM_TOPK
 103
 104
 105 ## CONFIG_ROM_SIZE is the size of boot ROM that this board will use.
 106 ## ---> 512 Kbytes
 107 default CONFIG_ROM_SIZE=(512*1024)
 108
 109 ##
 110 ## CONFIG_FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 111 ##
 112 default CONFIG_FALLBACK_SIZE = CONFIG_ROM_IMAGE_SIZE
 113
 114 #FAILOVER: 4K
 115 default CONFIG_FAILOVER_SIZE=(4*1024)
 116
 117 ###
 118 ### Build options
 119 ###
 120
 121 ##
 122 ## Build code for the fallback boot
 123 ##
 124 default CONFIG_HAVE_FALLBACK_BOOT=1
 125 default CONFIG_HAVE_FAILOVER_BOOT=1
 126
 127 ##
 128 ## Build code to reset the motherboard from coreboot
 129 ##
 130 default CONFIG_HAVE_HARD_RESET=1
 131
 132 ##
 133 ## Build code to export a programmable irq routing table
 134 ##
 135 default CONFIG_GENERATE_PIRQ_TABLE=1
 136 default CONFIG_IRQ_SLOT_COUNT=13
 137
 138 ##
 139 ## Build code to export an x86 MP table
 140 ## Useful for specifying IRQ routing values
 141 ##
 142 default CONFIG_GENERATE_MP_TABLE=1
 143
 144 ##
 145 ## Build code to export a CMOS option table
 146 ##
 147 default CONFIG_HAVE_OPTION_TABLE=1
 148
 149 ##
 150 ## Move the default coreboot cmos range off of AMD RTC registers
 151 ##
 152 default CONFIG_LB_CKS_RANGE_START=49
 153 default CONFIG_LB_CKS_RANGE_END=122
 154 default CONFIG_LB_CKS_LOC=123
 155
 156 ##
 157 ## Build code for SMP support
 158 ## Only worry about 2 micro processors
 159 ##
 160 default CONFIG_SMP=1
 161 default CONFIG_MAX_CPUS=2
 162 default CONFIG_MAX_PHYSICAL_CPUS=1
 163 default CONFIG_LOGICAL_CPUS=1
 164
 165 #1G memory hole
 166 default CONFIG_HW_MEM_HOLE_SIZEK=0x100000
 167
 168 ##HT Unit ID offset, default is 1, the typical one
 169 default CONFIG_HT_CHAIN_UNITID_BASE=0
 170
 171 ##real SB Unit ID, default is 0x20, mean dont touch it at last
 172 #default CONFIG_HT_CHAIN_END_UNITID_BASE=0x10
 173
 174 #make the SB HT chain on bus 0, default is not (0)
 175 default CONFIG_SB_HT_CHAIN_ON_BUS0=2
 176
 177 ##only offset for SB chain?, default is yes(1)
 178 default CONFIG_SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 179
 180 #BTEXT Console
 181 #default CONFIG_CONSOLE_BTEXT=1
 182
 183 #VGA Console
 184 default CONFIG_CONSOLE_VGA=1
 185 default CONFIG_PCI_ROM_RUN=1
 186
 187 ##
 188 ## enable CACHE_AS_RAM specifics
 189 ##
 190 default CONFIG_USE_DCACHE_RAM=1
 191 #default CONFIG_DCACHE_RAM_BASE=0xcf000
 192 #default CONFIG_DCACHE_RAM_SIZE=0x1000
 193 default CONFIG_DCACHE_RAM_BASE=0xc8000
 194 default CONFIG_DCACHE_RAM_SIZE=0x08000
 195 default CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE=0x01000
 196 default CONFIG_USE_INIT=0
 197
 198 default CONFIG_AP_CODE_IN_CAR=0
 199 default CONFIG_MEM_TRAIN_SEQ=2
 200 default CONFIG_WAIT_BEFORE_CPUS_INIT=0
 201
 202 ## APIC stuff
 203 #default CONFIG_ENABLE_APIC_EXT_ID=0
 204 #default CONFIG_APIC_ID_OFFSET=0x10
 205 #default CONFIG_LIFT_BSP_APIC_ID=0
 206
 207
 208 #default CONFIG_PCI_64BIT_PREF_MEM=1
 209
 210 ##
 211 ## Build code to setup a generic IOAPIC
 212 ##
 213 default CONFIG_IOAPIC=1
 214
 215 ##
 216 ## Clean up the motherboard id strings
 217 ##
 218 default CONFIG_MAINBOARD_PART_NUMBER="K8N Neo3 (MS-7135)"
 219 default CONFIG_MAINBOARD_VENDOR="MSI"
 220 default CONFIG_MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1462
 221 default CONFIG_MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x7135
 222
 223 ###
 224 ### coreboot layout values
 225 ###
 226
 227 ## CONFIG_ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 228 default CONFIG_ROM_IMAGE_SIZE = (64*1024) - CONFIG_FAILOVER_SIZE
 229
 230 ##
 231 ## Use a small 8K stack
 232 ##
 233 default CONFIG_STACK_SIZE=0x2000
 234
 235 ##
 236 ## Use a small 16K heap
 237 ##
 238 default CONFIG_HEAP_SIZE=0x4000
 239
 240 ##
 241 ## Only use the option table in a normal image
 242 ##
 243 #efault CONFIG_USE_OPTION_TABLE = !CONFIG_USE_FALLBACK_IMAGE
 244 default CONFIG_USE_OPTION_TABLE = (!CONFIG_USE_FALLBACK_IMAGE) && (!CONFIG_USE_FAILOVER_IMAGE )
 245
 246 ##
 247 ## coreboot C code runs at this location in RAM
 248 ##
 249 default CONFIG_RAMBASE=0x00004000
 250
 251 ##
 252 ## Load the payload from the ROM
 253 ##
 254 default CONFIG_ROM_PAYLOAD = 1
 255
 256 ###
 257 ### Defaults of options that you may want to override in the target config file
 258 ###
 259
 260 ##
 261 ## The default compiler
 262 ##
 263 default CC="$(CONFIG_CROSS_COMPILE)gcc -m32"
 264 default HOSTCC="gcc"
 265
 266 ##
 267 ## Disable the gdb stub by default
 268 ##
 269 default CONFIG_GDB_STUB=0
 270
 271 default CONFIG_USE_PRINTK_IN_CAR=1
 272
 273 ##
 274 ## The Serial Console
 275 ##
 276
 277 # To Enable the Serial Console
 278 default CONFIG_CONSOLE_SERIAL8250=1
 279
 280 ## Select the serial console baud rate
 281 default CONFIG_TTYS0_BAUD=115200
 282 #default CONFIG_TTYS0_BAUD=57600
 283 #default CONFIG_TTYS0_BAUD=38400
 284 #default CONFIG_TTYS0_BAUD=19200
 285 #default CONFIG_TTYS0_BAUD=9600
 286 #default CONFIG_TTYS0_BAUD=4800
 287 #default CONFIG_TTYS0_BAUD=2400
 288 #default CONFIG_TTYS0_BAUD=1200
 289
 290 # Select the serial console base port
 291 default CONFIG_TTYS0_BASE=0x3f8
 292
 293 # Select the serial protocol
 294 # This defaults to 8 data bits, 1 stop bit, and no parity
 295 default CONFIG_TTYS0_LCS=0x3
 296
 297 ##
 298 ### Select the coreboot loglevel
 299 ##
 300 ## EMERG      1   system is unusable
 301 ## ALERT      2   action must be taken immediately
 302 ## CRIT       3   critical conditions
 303 ## ERR        4   error conditions
 304 ## WARNING    5   warning conditions
 305 ## NOTICE     6   normal but significant condition
 306 ## INFO       7   informational
 307 ## CONFIG_DEBUG      8   debug-level messages
 308 ## SPEW       9   Way too many details
 309
 310 ## Request this level of debugging output
 311 default  CONFIG_DEFAULT_CONSOLE_LOGLEVEL=8
 312 ## At a maximum only compile in this level of debugging
 313 default  CONFIG_MAXIMUM_CONSOLE_LOGLEVEL=8
 314
 315 ##
 316 ## Select power on after power fail setting
 317 default CONFIG_MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 318
 319 ### End Options.lb
 320 end