src/mainboard/lippert/roadrunner-lx/Config.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2008 LiPPERT Embedded Computers GmbH
   5 ##
   6 ## This program is free software; you can redistribute it and/or modify
   7 ## it under the terms of the GNU General Public License as published by
   8 ## the Free Software Foundation; either version 2 of the License, or
   9 ## (at your option) any later version.
  10 ##
  11 ## This program is distributed in the hope that it will be useful,
  12 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  13 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14 ## GNU General Public License for more details.
  15 ##
  16 ## You should have received a copy of the GNU General Public License
  17 ## along with this program; if not, write to the Free Software
  18 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19 ##
  20
  21 ## Based on Config.lb from AMD's DB800 and DBM690T mainboards.
  22
  23 ##
  24 ## Compute the location and size of where this firmware image
  25 ## (coreboot plus bootloader) will live in the boot rom chip.
  26 ##
  27 if USE_FALLBACK_IMAGE
  28         default ROM_SECTION_SIZE   = FALLBACK_SIZE
  29         default ROM_SECTION_OFFSET = (ROM_SIZE - FALLBACK_SIZE)
  30 else
  31         default ROM_SECTION_SIZE   = (ROM_SIZE - FALLBACK_SIZE)
  32         default ROM_SECTION_OFFSET = 0
  33 end
  34
  35 ##
  36 ## Compute the start location and size size of
  37 ## The coreboot bootloader.
  38 ##
  39
  40 default CONFIG_ROM_PAYLOAD_START = (0xffffffff - ROM_SIZE + ROM_SECTION_OFFSET + 1)
  41 default PAYLOAD_SIZE             = (ROM_SECTION_SIZE - ROM_IMAGE_SIZE)
  42
  43 ##
  44 ## Compute where this copy of coreboot will start in the boot rom
  45 ##
  46 default _ROMBASE = (CONFIG_ROM_PAYLOAD_START + PAYLOAD_SIZE)
  47
  48 ##
  49 ## Compute a range of ROM that can cached to speed up coreboot,
  50 ## execution speed.
  51 ##
  52 ## XIP_ROM_SIZE must be a power of 2.
  53 ## XIP_ROM_BASE must be a multiple of XIP_ROM_SIZE
  54 ##
  55 default XIP_ROM_SIZE = 64 * 1024
  56 default XIP_ROM_BASE = (_ROMBASE + ROM_IMAGE_SIZE - XIP_ROM_SIZE)
  57
  58
  59 ##
  60 ## Set all of the defaults for an x86 architecture
  61 ##
  62
  63 arch i386 end
  64
  65 ##
  66 ## Build the objects we have code for in this directory.
  67 ##
  68
  69 driver mainboard.o
  70
  71 if HAVE_PIRQ_TABLE
  72         object irq_tables.o
  73 end
  74
  75         # compile cache_as_ram.c to auto.inc
  76         makerule ./cache_as_ram_auto.inc
  77                 depends "$(MAINBOARD)/cache_as_ram_auto.c"
  78                 action "$(CC) $(DISTRO_CFLAGS) $(CFLAGS) $(CPPFLAGS) $(DEBUG_CFLAGS) -I$(TOP)/src -I. -nostdinc -nostdlib -fno-builtin -Wall -Os -c -S $(MAINBOARD)/cache_as_ram_auto.c -o $@"
  79                 action "perl -e 's/.rodata/.rom.data/g' -pi $@"
  80                 action "perl -e 's/.text/.section .rom.text/g' -pi $@"
  81         end
  82
  83 ##
  84 ## Build our 16 bit and 32 bit coreboot entry code
  85 ##
  86 mainboardinit cpu/x86/16bit/entry16.inc
  87 mainboardinit cpu/x86/32bit/entry32.inc
  88 ldscript /cpu/x86/16bit/entry16.lds
  89 ldscript /cpu/x86/32bit/entry32.lds
  90
  91 ##
  92 ## Build our reset vector (This is where coreboot is entered)
  93 ##
  94 if USE_FALLBACK_IMAGE
  95         mainboardinit cpu/x86/16bit/reset16.inc
  96         ldscript /cpu/x86/16bit/reset16.lds
  97 else
  98         mainboardinit cpu/x86/32bit/reset32.inc
  99         ldscript /cpu/x86/32bit/reset32.lds
 100 end
 101
 102 ### Should this be in the northbridge code?
 103 #not in serengeti_cheetah mainboardinit arch/i386/lib/cpu_reset.inc
 104
 105 ##
 106 ## Include an id string (For safe flashing)
 107 ##
 108 mainboardinit arch/i386/lib/id.inc
 109 ldscript /arch/i386/lib/id.lds
 110
 111 ###
 112 ### This is the early phase of coreboot startup
 113 ### Things are delicate and we test to see if we should
 114 ### failover to another image.
 115 ###
 116 if USE_FALLBACK_IMAGE
 117         ldscript /arch/i386/lib/failover.lds
 118 #       mainboardinit ./failover.inc
 119 end
 120
 121 ###
 122 ### O.k. We aren't just an intermediary anymore!
 123 ###
 124
 125 ##
 126 ## Setup RAM
 127 ##
 128 mainboardinit cpu/x86/fpu/enable_fpu.inc
 129
 130         mainboardinit cpu/amd/model_lx/cache_as_ram.inc
 131         mainboardinit ./cache_as_ram_auto.inc
 132
 133 ##
 134 ## Include the secondary configuration files
 135 ##
 136 dir /pc80
 137 config chip.h
 138
 139 # Bit1 switches Com1 to RS485, bit2 same for Com2, bit5 turns off Live LED.
 140 register "sio_gp1x_config" = "0x20"
 141
 142 chip northbridge/amd/lx
 143   device pci_domain 0 on
 144     device pci 1.0 on end               # Northbridge
 145     device pci 1.1 on end               # Graphics
 146     device pci 1.2 on end               # AES
 147     chip southbridge/amd/cs5536         # Southbridge
 148       # IRQ 12 and 1 unmasked, keyboard and mouse IRQs. OK
 149       # SIRQ Mode = Active(Quiet) mode. Save power...
 150       # Invert mask = IRQ 12 and 1 are active high. Keyboard and mouse,
 151       # UARTs, etc IRQs. OK
 152       register "lpc_serirq_enable"        = "0x000012DA"  # 00010010 11011010
 153       register "lpc_serirq_polarity"      = "0x0000ED25"  # inverse of above
 154       register "lpc_serirq_mode"          = "1"
 155       register "enable_gpio_int_route"    = "0x0D0C0700"
 156       register "enable_ide_nand_flash"    = "0"  # 0:ide mode, 1:flash
 157       register "enable_USBP4_device"      = "0"  # 0: host, 1:device
 158       register "enable_USBP4_overcurrent" = "0" #0:off, xxxx:overcurrent setting CS5536 Data Book (pages 380-381)
 159       register "com1_enable"              = "0"
 160       register "com1_address"             = "0x3E8"
 161       register "com1_irq"                 = "6"
 162       register "com2_enable"              = "0"
 163       register "com2_address"             = "0x2E8"
 164       register "com2_irq"                 = "6"
 165       register "unwanted_vpci[0]"         = "0"  # End of list has a zero
 166       device pci 8.0 on end             # Slot4
 167       device pci 9.0 on end             # Slot3
 168       device pci a.0 on end             # Slot2
 169       device pci b.0 on end             # Slot1
 170       device pci c.0 on end             # IT8888
 171       device pci e.0 on end             # Ethernet
 172       device pci f.0 on                 # ISA bridge
 173         chip superio/ite/it8712f
 174           device pnp 2e.0 off           # Floppy
 175             io 0x60 = 0x3f0
 176             irq 0x70 = 6
 177             drq 0x74 = 2
 178           end
 179           device pnp 2e.1 on            # Com1
 180             io 0x60 = 0x3f8
 181             irq 0x70 = 4
 182           end
 183           device pnp 2e.2 on            # Com2
 184             io 0x60 = 0x2f8
 185             irq 0x70 = 3
 186           end
 187           device pnp 2e.3 on            # Parallel port
 188             io 0x60 = 0x378
 189             irq 0x70 = 7
 190           end
 191           device pnp 2e.4 on            # EC
 192             io 0x60 = 0x290
 193             io 0x62 = 0x230
 194             irq 0x70 = 9
 195           end
 196           device pnp 2e.5 on            # PS/2 keyboard
 197             io 0x60 = 0x60
 198             io 0x62 = 0x64
 199             irq 0x70 = 1
 200           end
 201           device pnp 2e.6 on            # PS/2 mouse
 202             irq 0x70 = 12
 203           end
 204           device pnp 2e.7 on            # GPIO
 205             io 0x62 = 0x1220
 206             # io 0x64 = 0x1200
 207           end
 208           device pnp 2e.8 off           # MIDI
 209             io 0x60 = 0x300
 210             irq 0x70 = 9
 211           end
 212           device pnp 2e.9 off           # Game port
 213             io 0x60 = 0x220
 214           end
 215           device pnp 2e.a off end       # CIR
 216         end
 217       end
 218       device pci f.2 on end             # IDE controller
 219       device pci f.3 on end             # Audio
 220       device pci f.4 on end             # OHCI
 221       device pci f.5 on end             # EHCI
 222     end
 223   end
 224   # APIC cluster is late CPU init.
 225   device apic_cluster 0 on
 226     chip cpu/amd/model_lx
 227       device apic 0 on end
 228     end
 229   end
 230 end