src/mainboard/kontron/986lcd-m/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2010 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18  */
  19
  20 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  21
  22 /* Configuration of the i945 driver */
  23 #define CHIPSET_I945GM 1
  24 /* Usually system firmware turns off system memory clock signals to
  25  * unused SO-DIMM slots to reduce EMI and power consumption.
  26  * However, the Kontron 986LCD-M does not like unused clock signals to
  27  * be disabled. If other similar mainboard occur, it would make sense
  28  * to make this an entry in the sysinfo structure, and pre-initialize that
  29  * structure in the mainboard's romstage.c main() function. For now a
  30  * #define will do.
  31  */
  32 #define OVERRIDE_CLOCK_DISABLE 1
  33 #define CHANNEL_XOR_RANDOMIZATION 1
  34
  35 #include <stdint.h>
  36 #include <string.h>
  37 #include <arch/io.h>
  38 #include <arch/romcc_io.h>
  39 #include <device/pci_def.h>
  40 #include <device/pnp_def.h>
  41 #include <cpu/x86/lapic.h>
  42
  43 #include "superio/winbond/w83627thg/w83627thg.h"
  44
  45 #include <pc80/mc146818rtc.h>
  46 #include "option_table.h"
  47
  48 #include <console/console.h>
  49 #include <cpu/x86/bist.h>
  50
  51 #if CONFIG_USBDEBUG
  52 #include "southbridge/intel/i82801gx/i82801gx_usb_debug.c"
  53 #include "pc80/usbdebug_serial.c"
  54 #endif
  55
  56 #include "lib/ramtest.c"
  57 #include "southbridge/intel/i82801gx/i82801gx_early_smbus.c"
  58 #include "superio/winbond/w83627thg/w83627thg_early_serial.c"
  59
  60 #include "northbridge/intel/i945/udelay.c"
  61
  62 #define SERIAL_DEV PNP_DEV(0x2e, W83627THG_SP1)
  63
  64 #include "southbridge/intel/i82801gx/i82801gx.h"
  65 static void setup_ich7_gpios(void)
  66 {
  67         printk(BIOS_DEBUG, " GPIOS...");
  68         /* General Registers */
  69         outl(0x1f1ff7c0, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  70         outl(0xe0e8efc3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  71         outl(0xebffeeff, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  72         /* Output Control Registers */
  73         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  74         /* Input Control Registers */
  75         outl(0x00002180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  76         outl(0x000100ff, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  77         outl(0x00000030, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  78         outl(0x00010035, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  79 }
  80
  81 #include "northbridge/intel/i945/early_init.c"
  82
  83 static inline int spd_read_byte(unsigned device, unsigned address)
  84 {
  85         return smbus_read_byte(device, address);
  86 }
  87
  88 #include "northbridge/intel/i945/raminit.h"
  89 #include "northbridge/intel/i945/raminit.c"
  90 #include "northbridge/intel/i945/errata.c"
  91 #include "northbridge/intel/i945/debug.c"
  92
  93 static void ich7_enable_lpc(void)
  94 {
  95         // Enable Serial IRQ
  96         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  97         // Set COM1/COM2 decode range
  98         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0010);
  99         // Enable COM1/COM2/KBD/SuperIO1+2
 100         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x340b);
 101         // Enable HWM at 0xa00
 102         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x00fc0a01);
 103         // COM3 decode
 104         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x000403e9);
 105         // COM4 decode
 106         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x000402e9);
 107         // io 0x300 decode
 108         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x90, 0x00000301);
 109 }
 110
 111 /* This box has two superios, so enabling serial becomes slightly excessive.
 112  * We disable a lot of stuff to make sure that there are no conflicts between
 113  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
 114  * but safe anyways" method.
 115  */
 116 static void early_superio_config_w83627thg(void)
 117 {
 118         device_t dev;
 119
 120         dev=PNP_DEV(0x2e, W83627THG_SP1);
 121         pnp_enter_ext_func_mode(dev);
 122
 123         pnp_write_config(dev, 0x24, 0xc6); // PNPCSV
 124
 125         pnp_write_config(dev, 0x29, 0x43); // GPIO settings
 126         pnp_write_config(dev, 0x2a, 0x40); // GPIO settings
 127
 128         dev=PNP_DEV(0x2e, W83627THG_SP1);
 129         pnp_set_logical_device(dev);
 130         pnp_set_enable(dev, 0);
 131         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3f8);
 132         pnp_set_irq(dev, PNP_IDX_IRQ0, 4);
 133         pnp_set_enable(dev, 1);
 134
 135         dev=PNP_DEV(0x2e, W83627THG_SP2);
 136         pnp_set_logical_device(dev);
 137         pnp_set_enable(dev, 0);
 138         pnp_set_iobase(dev, PNP_IDX_IO0, 0x2f8);
 139         pnp_set_irq(dev, PNP_IDX_IRQ0, 3);
 140         // pnp_write_config(dev, 0xf1, 4); // IRMODE0
 141         pnp_set_enable(dev, 1);
 142
 143         dev=PNP_DEV(0x2e, W83627THG_KBC);
 144         pnp_set_logical_device(dev);
 145         pnp_set_enable(dev, 0);
 146         pnp_set_iobase(dev, PNP_IDX_IO0, 0x60);
 147         pnp_set_iobase(dev, PNP_IDX_IO1, 0x64);
 148         // pnp_write_config(dev, 0xf0, 0x82);
 149         pnp_set_enable(dev, 1);
 150
 151         dev=PNP_DEV(0x2e, W83627THG_GAME_MIDI_GPIO1);
 152         pnp_set_logical_device(dev);
 153         pnp_set_enable(dev, 0);
 154         pnp_write_config(dev, 0xf5, 0xff); // invert all GPIOs
 155         pnp_set_enable(dev, 1);
 156
 157         dev=PNP_DEV(0x2e, W83627THG_GPIO2);
 158         pnp_set_logical_device(dev);
 159         pnp_set_enable(dev, 1); // Just enable it
 160
 161         dev=PNP_DEV(0x2e, W83627THG_GPIO3);
 162         pnp_set_logical_device(dev);
 163         pnp_set_enable(dev, 0);
 164         pnp_write_config(dev, 0xf0, 0xfb); // GPIO bit 2 is output
 165         pnp_write_config(dev, 0xf1, 0x00); // GPIO bit 2 is 0
 166         pnp_write_config(dev, 0x30, 0x03); // Enable GPIO3+4. pnp_set_enable is not sufficient
 167
 168         dev=PNP_DEV(0x2e, W83627THG_FDC);
 169         pnp_set_logical_device(dev);
 170         pnp_set_enable(dev, 0);
 171
 172         dev=PNP_DEV(0x2e, W83627THG_PP);
 173         pnp_set_logical_device(dev);
 174         pnp_set_enable(dev, 0);
 175
 176         /* Enable HWM */
 177         dev=PNP_DEV(0x2e, W83627THG_HWM);
 178         pnp_set_logical_device(dev);
 179         pnp_set_enable(dev, 0);
 180         pnp_set_iobase(dev, PNP_IDX_IO0, 0xa00);
 181         pnp_set_enable(dev, 1);
 182
 183         pnp_exit_ext_func_mode(dev);
 184
 185         dev=PNP_DEV(0x4e, W83627THG_SP1);
 186         pnp_enter_ext_func_mode(dev);
 187
 188         pnp_set_logical_device(dev); // Set COM3 to sane non-conflicting values
 189         pnp_set_enable(dev, 0);
 190         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3e8);
 191         pnp_set_irq(dev, PNP_IDX_IRQ0, 11);
 192         pnp_set_enable(dev, 1);
 193
 194         dev=PNP_DEV(0x4e, W83627THG_SP2);
 195         pnp_set_logical_device(dev); // Set COM4 to sane non-conflicting values
 196         pnp_set_enable(dev, 0);
 197         pnp_set_iobase(dev, PNP_IDX_IO0, 0x2e8);
 198         pnp_set_irq(dev, PNP_IDX_IRQ0, 10);
 199         pnp_set_enable(dev, 1);
 200
 201         dev=PNP_DEV(0x4e, W83627THG_FDC);
 202         pnp_set_logical_device(dev);
 203         pnp_set_enable(dev, 0);
 204
 205         dev=PNP_DEV(0x4e, W83627THG_PP);
 206         pnp_set_logical_device(dev);
 207         pnp_set_enable(dev, 0);
 208
 209         dev=PNP_DEV(0x4e, W83627THG_KBC);
 210         pnp_set_logical_device(dev);
 211         pnp_set_enable(dev, 0);
 212         pnp_set_iobase(dev, PNP_IDX_IO0, 0x00);
 213         pnp_set_iobase(dev, PNP_IDX_IO1, 0x00);
 214
 215         pnp_exit_ext_func_mode(dev);
 216 }
 217
 218 static void rcba_config(void)
 219 {
 220         u32 reg32;
 221
 222         /* Set up virtual channel 0 */
 223         //RCBA32(0x0014) = 0x80000001;
 224         //RCBA32(0x001c) = 0x03128010;
 225
 226         /* Device 1f interrupt pin register */
 227         RCBA32(0x3100) = 0x00042210;
 228         /* Device 1d interrupt pin register */
 229         RCBA32(0x310c) = 0x00214321;
 230
 231         /* dev irq route register */
 232         RCBA16(0x3140) = 0x0132;
 233         RCBA16(0x3142) = 0x3241;
 234         RCBA16(0x3144) = 0x0237;
 235         RCBA16(0x3146) = 0x3210;
 236         RCBA16(0x3148) = 0x3210;
 237
 238         /* Enable IOAPIC */
 239         RCBA8(0x31ff) = 0x03;
 240
 241         /* Enable upper 128bytes of CMOS */
 242         RCBA32(0x3400) = (1 << 2);
 243
 244         /* Now, this is a bit ugly. As per PCI specification, function 0 of a
 245          * device always has to be implemented. So disabling ethernet port 1
 246          * would essentially disable all three ethernet ports of the mainboard.
 247          * It's possible to rename the ports to achieve compatibility to the
 248          * PCI spec but this will confuse all (static!) tables containing
 249          * interrupt routing information.
 250          * To avoid this, we enable (unused) port 6 and swap it with port 1
 251          * in the case that ethernet port 1 is disabled. Since no devices
 252          * are connected to that port, we don't have to worry about interrupt
 253          * routing.
 254          */
 255         int port_shuffle = 0;
 256
 257         /* Disable unused devices */
 258         reg32 = FD_ACMOD|FD_ACAUD|FD_PATA;
 259         reg32 |= FD_PCIE6|FD_PCIE5|FD_PCIE4;
 260
 261         if (read_option(CMOS_VSTART_ethernet1, CMOS_VLEN_ethernet1, 0) != 0) {
 262                 printk(BIOS_DEBUG, "Disabling ethernet adapter 1.\n");
 263                 reg32 |= FD_PCIE1;
 264         }
 265         if (read_option(CMOS_VSTART_ethernet2, CMOS_VLEN_ethernet2, 0) != 0) {
 266                 printk(BIOS_DEBUG, "Disabling ethernet adapter 2.\n");
 267                 reg32 |= FD_PCIE2;
 268         } else {
 269                 if (reg32 & FD_PCIE1)
 270                         port_shuffle = 1;
 271         }
 272         if (read_option(CMOS_VSTART_ethernet3, CMOS_VLEN_ethernet3, 0) != 0) {
 273                 printk(BIOS_DEBUG, "Disabling ethernet adapter 3.\n");
 274                 reg32 |= FD_PCIE3;
 275         } else {
 276                 if (reg32 & FD_PCIE1)
 277                         port_shuffle = 1;
 278         }
 279
 280         if (port_shuffle) {
 281                 /* Enable PCIE6 again */
 282                 reg32 &= ~FD_PCIE6;
 283                 /* Swap PCIE6 and PCIE1 */
 284                 RCBA32(RPFN) = 0x00043215;
 285         }
 286
 287         reg32 |= 1;
 288
 289         RCBA32(0x3418) = reg32;
 290
 291         /* Enable PCIe Root Port Clock Gate */
 292         // RCBA32(0x341c) = 0x00000001;
 293 }
 294
 295 static void early_ich7_init(void)
 296 {
 297         uint8_t reg8;
 298         uint32_t reg32;
 299
 300         // program secondary mlt XXX byte?
 301         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 302
 303         // reset rtc power status
 304         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 305         reg8 &= ~(1 << 2);
 306         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 307
 308         // usb transient disconnect
 309         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 310         reg8 |= (3 << 0);
 311         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 312
 313         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 314         reg32 |= (1 << 29) | (1 << 17);
 315         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 316
 317         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 318         reg32 |= (1 << 31) | (1 << 27);
 319         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 320
 321         RCBA32(0x0088) = 0x0011d000;
 322         RCBA16(0x01fc) = 0x060f;
 323         RCBA32(0x01f4) = 0x86000040;
 324         RCBA32(0x0214) = 0x10030549;
 325         RCBA32(0x0218) = 0x00020504;
 326         RCBA8(0x0220) = 0xc5;
 327         reg32 = RCBA32(0x3410);
 328         reg32 |= (1 << 6);
 329         RCBA32(0x3410) = reg32;
 330         reg32 = RCBA32(0x3430);
 331         reg32 &= ~(3 << 0);
 332         reg32 |= (1 << 0);
 333         RCBA32(0x3430) = reg32;
 334         RCBA32(0x3418) |= (1 << 0);
 335         RCBA16(0x0200) = 0x2008;
 336         RCBA8(0x2027) = 0x0d;
 337         RCBA16(0x3e08) |= (1 << 7);
 338         RCBA16(0x3e48) |= (1 << 7);
 339         RCBA32(0x3e0e) |= (1 << 7);
 340         RCBA32(0x3e4e) |= (1 << 7);
 341
 342         // next step only on ich7m b0 and later:
 343         reg32 = RCBA32(0x2034);
 344         reg32 &= ~(0x0f << 16);
 345         reg32 |= (5 << 16);
 346         RCBA32(0x2034) = reg32;
 347 }
 348
 349 #include <cbmem.h>
 350
 351 // Now, this needs to be included because it relies on the symbol
 352 // __PRE_RAM__ being set during CAR stage (in order to compile the
 353 // BSS free versions of the functions). Either rewrite the code
 354 // to be always BSS free, or invent a flag that's better suited than
 355 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 356 //
 357 #include "lib/cbmem.c"
 358
 359 void main(unsigned long bist)
 360 {
 361         u32 reg32;
 362         int boot_mode = 0;
 363
 364         if (bist == 0) {
 365                 enable_lapic();
 366         }
 367
 368         /* Force PCIRST# */
 369         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 370         udelay(200 * 1000);
 371         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, 0);
 372
 373         ich7_enable_lpc();
 374         early_superio_config_w83627thg();
 375
 376         /* Set up the console */
 377         uart_init();
 378
 379 #if CONFIG_USBDEBUG
 380         i82801gx_enable_usbdebug(1);
 381         early_usbdebug_init();
 382 #endif
 383
 384         console_init();
 385
 386         /* Halt if there was a built in self test failure */
 387         report_bist_failure(bist);
 388
 389         if (MCHBAR16(SSKPD) == 0xCAFE) {
 390                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 391                 outb(0x6, 0xcf9);
 392                 while (1) asm("hlt");
 393         }
 394
 395         /* Perform some early chipset initialization required
 396          * before RAM initialization can work
 397          */
 398         i945_early_initialization();
 399
 400         /* Read PM1_CNT */
 401         reg32 = inl(DEFAULT_PMBASE + 0x04);
 402         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 403         if (((reg32 >> 10) & 7) == 5) {
 404 #if CONFIG_HAVE_ACPI_RESUME
 405                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 406                 boot_mode = 2;
 407                 /* Clear SLP_TYPE. This will break stage2 but
 408                  * we care for that when we get there.
 409                  */
 410                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 411
 412 #else
 413                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 414 #endif
 415         }
 416
 417         /* Enable SPD ROMs and DDR-II DRAM */
 418         enable_smbus();
 419
 420 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 421         dump_spd_registers();
 422 #endif
 423
 424         sdram_initialize(boot_mode);
 425
 426         /* Perform some initialization that must run before stage2 */
 427         early_ich7_init();
 428
 429         /* This should probably go away. Until now it is required
 430          * and mainboard specific
 431          */
 432         rcba_config();
 433
 434         /* Chipset Errata! */
 435         fixup_i945_errata();
 436
 437         /* Initialize the internal PCIe links before we go into stage2 */
 438         i945_late_initialization();
 439
 440 #if !CONFIG_HAVE_ACPI_RESUME
 441 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 442 #if CONFIG_DEBUG_RAM_SETUP
 443         sdram_dump_mchbar_registers();
 444 #endif
 445
 446         {
 447                 /* This will not work if TSEG is in place! */
 448                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 449
 450                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 451                 ram_check(0x00000000, 0x000a0000);
 452                 //ram_check(0x00100000, tom);
 453         }
 454 #endif
 455 #endif
 456
 457         quick_ram_check();
 458
 459         MCHBAR16(SSKPD) = 0xCAFE;
 460
 461 #if CONFIG_HAVE_ACPI_RESUME
 462         /* Start address of high memory tables */
 463         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 464
 465         /* If there is no high memory area, we didn't boot before, so
 466          * this is not a resume. In that case we just create the cbmem toc.
 467          */
 468         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 469                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 470
 471                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 472                  * through stage 2. We could keep stuff like stack and heap in high tables
 473                  * memory completely, but that's a wonderful clean up task for another
 474                  * day.
 475                  */
 476                 if (resume_backup_memory)
 477                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 478
 479                 /* Magic for S3 resume */
 480                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 481         }
 482 #endif
 483 }
 484