src/mainboard/kontron/986lcd-m/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2010 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18  */
  19
  20 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  21
  22 /* Configuration of the i945 driver */
  23 #define CHIPSET_I945GM 1
  24 /* Usually system firmware turns off system memory clock signals to
  25  * unused SO-DIMM slots to reduce EMI and power consumption.
  26  * However, the Kontron 986LCD-M does not like unused clock signals to
  27  * be disabled. If other similar mainboard occur, it would make sense
  28  * to make this an entry in the sysinfo structure, and pre-initialize that
  29  * structure in the mainboard's romstage.c main() function. For now a
  30  * #define will do.
  31  */
  32 #define OVERRIDE_CLOCK_DISABLE 1
  33 #define CHANNEL_XOR_RANDOMIZATION 1
  34
  35 #include <stdint.h>
  36 #include <string.h>
  37 #include <arch/io.h>
  38 #include <arch/romcc_io.h>
  39 #include <device/pci_def.h>
  40 #include <device/pnp_def.h>
  41 #include <cpu/x86/lapic.h>
  42
  43 #include "superio/winbond/w83627thg/w83627thg.h"
  44
  45 #include <pc80/mc146818rtc.h>
  46 #include "option_table.h"
  47
  48 #include <console/console.h>
  49 #include <cpu/x86/bist.h>
  50
  51 #if CONFIG_USBDEBUG
  52 #define DBGP_DEFAULT 1
  53 #include <usbdebug.h>
  54 #include "southbridge/intel/i82801gx/i82801gx_usb_debug.c"
  55 #include "pc80/usbdebug_serial.c"
  56 #endif
  57
  58 #include "lib/ramtest.c"
  59 #include "southbridge/intel/i82801gx/i82801gx_early_smbus.c"
  60 #include "superio/winbond/w83627thg/w83627thg_early_serial.c"
  61
  62 #include "northbridge/intel/i945/udelay.c"
  63
  64 #define SERIAL_DEV PNP_DEV(0x2e, W83627THG_SP1)
  65
  66 #include "southbridge/intel/i82801gx/i82801gx.h"
  67 static void setup_ich7_gpios(void)
  68 {
  69         printk(BIOS_DEBUG, " GPIOS...");
  70         /* General Registers */
  71         outl(0x1f1ff7c0, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  72         outl(0xe0e8efc3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  73         outl(0xebffeeff, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  74         /* Output Control Registers */
  75         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  76         /* Input Control Registers */
  77         outl(0x00002180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  78         outl(0x000100ff, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  79         outl(0x00000030, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  80         outl(0x00010035, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  81 }
  82
  83 #include "northbridge/intel/i945/early_init.c"
  84
  85 static inline int spd_read_byte(unsigned device, unsigned address)
  86 {
  87         return smbus_read_byte(device, address);
  88 }
  89
  90 #include "northbridge/intel/i945/raminit.h"
  91 #include "northbridge/intel/i945/raminit.c"
  92 #include "northbridge/intel/i945/errata.c"
  93 #include "northbridge/intel/i945/debug.c"
  94
  95 static void ich7_enable_lpc(void)
  96 {
  97         // Enable Serial IRQ
  98         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  99         // Set COM1/COM2 decode range
 100         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0010);
 101         // Enable COM1/COM2/KBD/SuperIO1+2
 102         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x340b);
 103         // Enable HWM at 0xa00
 104         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x00fc0a01);
 105         // COM3 decode
 106         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x000403e9);
 107         // COM4 decode
 108         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x000402e9);
 109         // io 0x300 decode
 110         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x90, 0x00000301);
 111 }
 112
 113 /* This box has two superios, so enabling serial becomes slightly excessive.
 114  * We disable a lot of stuff to make sure that there are no conflicts between
 115  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
 116  * but safe anyways" method.
 117  */
 118 static void early_superio_config_w83627thg(void)
 119 {
 120         device_t dev;
 121
 122         dev=PNP_DEV(0x2e, W83627THG_SP1);
 123         pnp_enter_ext_func_mode(dev);
 124
 125         pnp_write_config(dev, 0x24, 0xc6); // PNPCSV
 126
 127         pnp_write_config(dev, 0x29, 0x43); // GPIO settings
 128         pnp_write_config(dev, 0x2a, 0x40); // GPIO settings
 129
 130         dev=PNP_DEV(0x2e, W83627THG_SP1);
 131         pnp_set_logical_device(dev);
 132         pnp_set_enable(dev, 0);
 133         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3f8);
 134         pnp_set_irq(dev, PNP_IDX_IRQ0, 4);
 135         pnp_set_enable(dev, 1);
 136
 137         dev=PNP_DEV(0x2e, W83627THG_SP2);
 138         pnp_set_logical_device(dev);
 139         pnp_set_enable(dev, 0);
 140         pnp_set_iobase(dev, PNP_IDX_IO0, 0x2f8);
 141         pnp_set_irq(dev, PNP_IDX_IRQ0, 3);
 142         // pnp_write_config(dev, 0xf1, 4); // IRMODE0
 143         pnp_set_enable(dev, 1);
 144
 145         dev=PNP_DEV(0x2e, W83627THG_KBC);
 146         pnp_set_logical_device(dev);
 147         pnp_set_enable(dev, 0);
 148         pnp_set_iobase(dev, PNP_IDX_IO0, 0x60);
 149         pnp_set_iobase(dev, PNP_IDX_IO1, 0x64);
 150         // pnp_write_config(dev, 0xf0, 0x82);
 151         pnp_set_enable(dev, 1);
 152
 153         dev=PNP_DEV(0x2e, W83627THG_GAME_MIDI_GPIO1);
 154         pnp_set_logical_device(dev);
 155         pnp_set_enable(dev, 0);
 156         pnp_write_config(dev, 0xf5, 0xff); // invert all GPIOs
 157         pnp_set_enable(dev, 1);
 158
 159         dev=PNP_DEV(0x2e, W83627THG_GPIO2);
 160         pnp_set_logical_device(dev);
 161         pnp_set_enable(dev, 1); // Just enable it
 162
 163         dev=PNP_DEV(0x2e, W83627THG_GPIO3);
 164         pnp_set_logical_device(dev);
 165         pnp_set_enable(dev, 0);
 166         pnp_write_config(dev, 0xf0, 0xfb); // GPIO bit 2 is output
 167         pnp_write_config(dev, 0xf1, 0x00); // GPIO bit 2 is 0
 168         pnp_write_config(dev, 0x30, 0x03); // Enable GPIO3+4. pnp_set_enable is not sufficient
 169
 170         dev=PNP_DEV(0x2e, W83627THG_FDC);
 171         pnp_set_logical_device(dev);
 172         pnp_set_enable(dev, 0);
 173
 174         dev=PNP_DEV(0x2e, W83627THG_PP);
 175         pnp_set_logical_device(dev);
 176         pnp_set_enable(dev, 0);
 177
 178         /* Enable HWM */
 179         dev=PNP_DEV(0x2e, W83627THG_HWM);
 180         pnp_set_logical_device(dev);
 181         pnp_set_enable(dev, 0);
 182         pnp_set_iobase(dev, PNP_IDX_IO0, 0xa00);
 183         pnp_set_enable(dev, 1);
 184
 185         pnp_exit_ext_func_mode(dev);
 186
 187         dev=PNP_DEV(0x4e, W83627THG_SP1);
 188         pnp_enter_ext_func_mode(dev);
 189
 190         pnp_set_logical_device(dev); // Set COM3 to sane non-conflicting values
 191         pnp_set_enable(dev, 0);
 192         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3e8);
 193         pnp_set_irq(dev, PNP_IDX_IRQ0, 11);
 194         pnp_set_enable(dev, 1);
 195
 196         dev=PNP_DEV(0x4e, W83627THG_SP2);
 197         pnp_set_logical_device(dev); // Set COM4 to sane non-conflicting values
 198         pnp_set_enable(dev, 0);
 199         pnp_set_iobase(dev, PNP_IDX_IO0, 0x2e8);
 200         pnp_set_irq(dev, PNP_IDX_IRQ0, 10);
 201         pnp_set_enable(dev, 1);
 202
 203         dev=PNP_DEV(0x4e, W83627THG_FDC);
 204         pnp_set_logical_device(dev);
 205         pnp_set_enable(dev, 0);
 206
 207         dev=PNP_DEV(0x4e, W83627THG_PP);
 208         pnp_set_logical_device(dev);
 209         pnp_set_enable(dev, 0);
 210
 211         dev=PNP_DEV(0x4e, W83627THG_KBC);
 212         pnp_set_logical_device(dev);
 213         pnp_set_enable(dev, 0);
 214         pnp_set_iobase(dev, PNP_IDX_IO0, 0x00);
 215         pnp_set_iobase(dev, PNP_IDX_IO1, 0x00);
 216
 217         pnp_exit_ext_func_mode(dev);
 218 }
 219
 220 static void rcba_config(void)
 221 {
 222         u32 reg32;
 223
 224         /* Set up virtual channel 0 */
 225         //RCBA32(0x0014) = 0x80000001;
 226         //RCBA32(0x001c) = 0x03128010;
 227
 228         /* Device 1f interrupt pin register */
 229         RCBA32(0x3100) = 0x00042210;
 230         /* Device 1d interrupt pin register */
 231         RCBA32(0x310c) = 0x00214321;
 232
 233         /* dev irq route register */
 234         RCBA16(0x3140) = 0x0132;
 235         RCBA16(0x3142) = 0x3241;
 236         RCBA16(0x3144) = 0x0237;
 237         RCBA16(0x3146) = 0x3210;
 238         RCBA16(0x3148) = 0x3210;
 239
 240         /* Enable IOAPIC */
 241         RCBA8(0x31ff) = 0x03;
 242
 243         /* Enable upper 128bytes of CMOS */
 244         RCBA32(0x3400) = (1 << 2);
 245
 246         /* Now, this is a bit ugly. As per PCI specification, function 0 of a
 247          * device always has to be implemented. So disabling ethernet port 1
 248          * would essentially disable all three ethernet ports of the mainboard.
 249          * It's possible to rename the ports to achieve compatibility to the
 250          * PCI spec but this will confuse all (static!) tables containing
 251          * interrupt routing information.
 252          * To avoid this, we enable (unused) port 6 and swap it with port 1
 253          * in the case that ethernet port 1 is disabled. Since no devices
 254          * are connected to that port, we don't have to worry about interrupt
 255          * routing.
 256          */
 257         int port_shuffle = 0;
 258
 259         /* Disable unused devices */
 260         reg32 = FD_ACMOD|FD_ACAUD|FD_PATA;
 261         reg32 |= FD_PCIE6|FD_PCIE5|FD_PCIE4;
 262
 263         if (read_option(CMOS_VSTART_ethernet1, CMOS_VLEN_ethernet1, 0) != 0) {
 264                 printk(BIOS_DEBUG, "Disabling ethernet adapter 1.\n");
 265                 reg32 |= FD_PCIE1;
 266         }
 267         if (read_option(CMOS_VSTART_ethernet2, CMOS_VLEN_ethernet2, 0) != 0) {
 268                 printk(BIOS_DEBUG, "Disabling ethernet adapter 2.\n");
 269                 reg32 |= FD_PCIE2;
 270         } else {
 271                 if (reg32 & FD_PCIE1)
 272                         port_shuffle = 1;
 273         }
 274         if (read_option(CMOS_VSTART_ethernet3, CMOS_VLEN_ethernet3, 0) != 0) {
 275                 printk(BIOS_DEBUG, "Disabling ethernet adapter 3.\n");
 276                 reg32 |= FD_PCIE3;
 277         } else {
 278                 if (reg32 & FD_PCIE1)
 279                         port_shuffle = 1;
 280         }
 281
 282         if (port_shuffle) {
 283                 /* Enable PCIE6 again */
 284                 reg32 &= ~FD_PCIE6;
 285                 /* Swap PCIE6 and PCIE1 */
 286                 RCBA32(RPFN) = 0x00043215;
 287         }
 288
 289         reg32 |= 1;
 290
 291         RCBA32(0x3418) = reg32;
 292
 293         /* Enable PCIe Root Port Clock Gate */
 294         // RCBA32(0x341c) = 0x00000001;
 295 }
 296
 297 static void early_ich7_init(void)
 298 {
 299         uint8_t reg8;
 300         uint32_t reg32;
 301
 302         // program secondary mlt XXX byte?
 303         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 304
 305         // reset rtc power status
 306         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 307         reg8 &= ~(1 << 2);
 308         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 309
 310         // usb transient disconnect
 311         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 312         reg8 |= (3 << 0);
 313         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 314
 315         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 316         reg32 |= (1 << 29) | (1 << 17);
 317         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 318
 319         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 320         reg32 |= (1 << 31) | (1 << 27);
 321         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 322
 323         RCBA32(0x0088) = 0x0011d000;
 324         RCBA16(0x01fc) = 0x060f;
 325         RCBA32(0x01f4) = 0x86000040;
 326         RCBA32(0x0214) = 0x10030549;
 327         RCBA32(0x0218) = 0x00020504;
 328         RCBA8(0x0220) = 0xc5;
 329         reg32 = RCBA32(0x3410);
 330         reg32 |= (1 << 6);
 331         RCBA32(0x3410) = reg32;
 332         reg32 = RCBA32(0x3430);
 333         reg32 &= ~(3 << 0);
 334         reg32 |= (1 << 0);
 335         RCBA32(0x3430) = reg32;
 336         RCBA32(0x3418) |= (1 << 0);
 337         RCBA16(0x0200) = 0x2008;
 338         RCBA8(0x2027) = 0x0d;
 339         RCBA16(0x3e08) |= (1 << 7);
 340         RCBA16(0x3e48) |= (1 << 7);
 341         RCBA32(0x3e0e) |= (1 << 7);
 342         RCBA32(0x3e4e) |= (1 << 7);
 343
 344         // next step only on ich7m b0 and later:
 345         reg32 = RCBA32(0x2034);
 346         reg32 &= ~(0x0f << 16);
 347         reg32 |= (5 << 16);
 348         RCBA32(0x2034) = reg32;
 349 }
 350
 351 #include <cbmem.h>
 352
 353 // Now, this needs to be included because it relies on the symbol
 354 // __PRE_RAM__ being set during CAR stage (in order to compile the
 355 // BSS free versions of the functions). Either rewrite the code
 356 // to be always BSS free, or invent a flag that's better suited than
 357 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 358 //
 359 #include "lib/cbmem.c"
 360
 361 void main(unsigned long bist)
 362 {
 363         u32 reg32;
 364         int boot_mode = 0;
 365
 366         if (bist == 0) {
 367                 enable_lapic();
 368         }
 369
 370         /* Force PCIRST# */
 371         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 372         udelay(200 * 1000);
 373         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, 0);
 374
 375         ich7_enable_lpc();
 376         early_superio_config_w83627thg();
 377
 378         /* Set up the console */
 379         uart_init();
 380
 381 #if CONFIG_USBDEBUG
 382         i82801gx_enable_usbdebug(DBGP_DEFAULT);
 383         early_usbdebug_init();
 384 #endif
 385
 386         console_init();
 387
 388         /* Halt if there was a built in self test failure */
 389         report_bist_failure(bist);
 390
 391         if (MCHBAR16(SSKPD) == 0xCAFE) {
 392                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 393                 outb(0x6, 0xcf9);
 394                 while (1) asm("hlt");
 395         }
 396
 397         /* Perform some early chipset initialization required
 398          * before RAM initialization can work
 399          */
 400         i945_early_initialization();
 401
 402         /* Read PM1_CNT */
 403         reg32 = inl(DEFAULT_PMBASE + 0x04);
 404         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 405         if (((reg32 >> 10) & 7) == 5) {
 406 #if CONFIG_HAVE_ACPI_RESUME
 407                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 408                 boot_mode = 2;
 409                 /* Clear SLP_TYPE. This will break stage2 but
 410                  * we care for that when we get there.
 411                  */
 412                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 413
 414 #else
 415                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 416 #endif
 417         }
 418
 419         /* Enable SPD ROMs and DDR-II DRAM */
 420         enable_smbus();
 421
 422 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 423         dump_spd_registers();
 424 #endif
 425
 426         sdram_initialize(boot_mode);
 427
 428         /* Perform some initialization that must run before stage2 */
 429         early_ich7_init();
 430
 431         /* This should probably go away. Until now it is required
 432          * and mainboard specific
 433          */
 434         rcba_config();
 435
 436         /* Chipset Errata! */
 437         fixup_i945_errata();
 438
 439         /* Initialize the internal PCIe links before we go into stage2 */
 440         i945_late_initialization();
 441
 442 #if !CONFIG_HAVE_ACPI_RESUME
 443 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 444 #if CONFIG_DEBUG_RAM_SETUP
 445         sdram_dump_mchbar_registers();
 446 #endif
 447
 448         {
 449                 /* This will not work if TSEG is in place! */
 450                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 451
 452                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 453                 ram_check(0x00000000, 0x000a0000);
 454                 //ram_check(0x00100000, tom);
 455         }
 456 #endif
 457 #endif
 458
 459         quick_ram_check();
 460
 461         MCHBAR16(SSKPD) = 0xCAFE;
 462
 463 #if CONFIG_HAVE_ACPI_RESUME
 464         /* Start address of high memory tables */
 465         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 466
 467         /* If there is no high memory area, we didn't boot before, so
 468          * this is not a resume. In that case we just create the cbmem toc.
 469          */
 470         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 471                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 472
 473                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 474                  * through stage 2. We could keep stuff like stack and heap in high tables
 475                  * memory completely, but that's a wonderful clean up task for another
 476                  * day.
 477                  */
 478                 if (resume_backup_memory)
 479                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 480
 481                 /* Magic for S3 resume */
 482                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 483         }
 484 #endif
 485 }
 486