src/mainboard/jetway/pa78vm5/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Wang Qing Pei <wangqingpei@gmail.com>
   5  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; version 2 of the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 //#define SYSTEM_TYPE 0 /* SERVER */
  22 #define SYSTEM_TYPE 1   /* DESKTOP */
  23 //#define SYSTEM_TYPE 2 /* MOBILE */
  24
  25 #define RAMINIT_SYSINFO 1
  26 #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  27
  28 #define SET_NB_CFG_54 1
  29
  30 //used by raminit
  31 #define QRANK_DIMM_SUPPORT 1
  32
  33 //used by incoherent_ht
  34 #define FAM10_SCAN_PCI_BUS 0
  35 #define FAM10_ALLOCATE_IO_RANGE 0
  36
  37 //used by init_cpus and fidvid
  38 #define SET_FIDVID 1
  39 #define SET_FIDVID_CORE_RANGE 0
  40
  41 #include <stdint.h>
  42 #include <string.h>
  43 #include <device/pci_def.h>
  44 #include <device/pci_ids.h>
  45 #include <arch/io.h>
  46 #include <device/pnp_def.h>
  47 #include <arch/romcc_io.h>
  48 #include <cpu/x86/lapic.h>
  49 #include <console/console.h>
  50 #include "lib/ramtest.c"
  51 #include <cpu/amd/model_10xxx_rev.h>
  52 #include "northbridge/amd/amdfam10/raminit.h"
  53 #include "northbridge/amd/amdfam10/amdfam10.h"
  54
  55 #include "cpu/x86/lapic/boot_cpu.c"
  56 #include "northbridge/amd/amdfam10/reset_test.c"
  57
  58 #include <console/loglevel.h>
  59 #include "cpu/x86/bist.h"
  60
  61 static int smbus_read_byte(u32 device, u32 address);
  62
  63 #include "superio/fintek/f71863fg/f71863fg_early_serial.c"
  64 #if CONFIG_TTYS0_BASE == 0x2f8
  65 #define SERIAL_DEV PNP_DEV(0x2e, F71863FG_SP2)
  66 #else
  67 #define SERIAL_DEV PNP_DEV(0x2e, F71863FG_SP1)
  68 #endif
  69
  70 #include "cpu/x86/mtrr/earlymtrr.c"
  71 #include <cpu/amd/mtrr.h>
  72 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  73
  74 #include "southbridge/amd/rs780/rs780_early_setup.c"
  75 #include "southbridge/amd/sb700/sb700_early_setup.c"
  76 #include "northbridge/amd/amdfam10/debug.c"
  77
  78 static void activate_spd_rom(const struct mem_controller *ctrl)
  79 {
  80 }
  81
  82 static int spd_read_byte(u32 device, u32 address)
  83 {
  84         int result;
  85         result = smbus_read_byte(device, address);
  86         return result;
  87 }
  88
  89 #include "northbridge/amd/amdfam10/amdfam10.h"
  90
  91
  92 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  93 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  94
  95 #include "resourcemap.c"
  96 #include "cpu/amd/quadcore/quadcore.c"
  97
  98 #include "cpu/amd/car/post_cache_as_ram.c"
  99 #include "cpu/amd/microcode/microcode.c"
 100 #include "cpu/amd/model_10xxx/update_microcode.c"
 101 #include "cpu/amd/model_10xxx/init_cpus.c"
 102
 103 #include "northbridge/amd/amdfam10/early_ht.c"
 104 #include "southbridge/amd/sb700/sb700_early_setup.c"
 105
 106
 107
 108 #define RC00  0
 109 #define RC01  1
 110
 111 #define DIMM0 0x50
 112 #define DIMM1 0x51
 113 #define DIMM2 0x52
 114 #define DIMM3 0x53
 115
 116 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 117 {
 118
 119         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 120         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
 121         u32 bsp_apicid = 0;
 122         u32 val;
 123         msr_t msr;
 124
 125         if (!cpu_init_detectedx && boot_cpu()) {
 126                 /* Nothing special needs to be done to find bus 0 */
 127                 /* Allow the HT devices to be found */
 128                 /* mov bsp to bus 0xff when > 8 nodes */
 129                 set_bsp_node_CHtExtNodeCfgEn();
 130                 enumerate_ht_chain();
 131
 132                 sb700_pci_port80();
 133         }
 134
 135         post_code(0x30);
 136
 137         if (bist == 0) {
 138                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 139                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 140         }
 141
 142         post_code(0x32);
 143
 144         enable_rs780_dev8();
 145         sb700_lpc_init();
 146
 147         f71863fg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 148         uart_init();
 149         console_init();
 150         printk(BIOS_DEBUG, "\n");
 151
 152 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 153
 154         /* Halt if there was a built in self test failure */
 155         report_bist_failure(bist);
 156
 157         // Load MPB
 158         val = cpuid_eax(1);
 159         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 160         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 161         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 162         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 163
 164         /* Setup sysinfo defaults */
 165         set_sysinfo_in_ram(0);
 166
 167         update_microcode(val);
 168         post_code(0x33);
 169
 170         cpuSetAMDMSR();
 171         post_code(0x34);
 172
 173         amd_ht_init(sysinfo);
 174         post_code(0x35);
 175
 176         /* Setup nodes PCI space and start core 0 AP init. */
 177         finalize_node_setup(sysinfo);
 178
 179         /* Setup any mainboard PCI settings etc. */
 180         setup_mb_resource_map();
 181         post_code(0x36);
 182
 183         /* wait for all the APs core0 started by finalize_node_setup. */
 184         /* FIXME: A bunch of cores are going to start output to serial at once.
 185            It would be nice to fixup prink spinlocks for ROM XIP mode.
 186            I think it could be done by putting the spinlock flag in the cache
 187            of the BSP located right after sysinfo.
 188          */
 189         wait_all_core0_started();
 190
 191  #if CONFIG_LOGICAL_CPUS==1
 192         /* Core0 on each node is configured. Now setup any additional cores. */
 193         printk(BIOS_DEBUG, "start_other_cores()\n");
 194         start_other_cores();
 195         post_code(0x37);
 196         wait_all_other_cores_started(bsp_apicid);
 197  #endif
 198
 199         post_code(0x38);
 200
 201         /* run _early_setup before soft-reset. */
 202         rs780_early_setup();
 203         sb700_early_setup();
 204
 205  #if SET_FIDVID == 1
 206         msr = rdmsr(0xc0010071);
 207         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 208
 209         /* FIXME: The sb fid change may survive the warm reset and only
 210            need to be done once.*/
 211         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 212
 213         post_code(0x39);
 214
 215         if (!warm_reset_detect(0)) {                    // BSP is node 0
 216                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 217         } else {
 218                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 219         }
 220
 221         post_code(0x3A);
 222
 223         /* show final fid and vid */
 224         msr=rdmsr(0xc0010071);
 225         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 226  #endif
 227
 228         rs780_htinit();
 229
 230         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 231         if (!warm_reset_detect(0)) {
 232                 print_info("...WARM RESET...\n\n\n");
 233                 soft_reset();
 234                 die("After soft_reset_x - shouldn't see this message!!!\n");
 235         }
 236
 237         post_code(0x3B);
 238
 239         /* It's the time to set ctrl in sysinfo now; */
 240         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 241         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 242
 243         post_code(0x40);
 244
 245 //      die("Die Before MCT init.");
 246
 247         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 248         raminit_amdmct(sysinfo);
 249         post_code(0x41);
 250
 251 /*
 252         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 253         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 254         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 255         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 256 */
 257
 258 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 259 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 260
 261 //      die("After MCT init before CAR disabled.");
 262
 263         rs780_before_pci_init();
 264         sb700_before_pci_init();
 265
 266         post_code(0x42);
 267         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 268         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 269         post_code(0x43);        // Should never see this post code.
 270 }
 271