src/mainboard/jetway/pa78vm5/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Wang Qing Pei <wangqingpei@gmail.com>
   5  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; version 2 of the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 //#define SYSTEM_TYPE 0 /* SERVER */
  22 #define SYSTEM_TYPE 1   /* DESKTOP */
  23 //#define SYSTEM_TYPE 2 /* MOBILE */
  24
  25 //used by incoherent_ht
  26 #define FAM10_SCAN_PCI_BUS 0
  27 #define FAM10_ALLOCATE_IO_RANGE 0
  28
  29 #include <stdint.h>
  30 #include <string.h>
  31 #include <device/pci_def.h>
  32 #include <device/pci_ids.h>
  33 #include <arch/io.h>
  34 #include <device/pnp_def.h>
  35 #include <arch/romcc_io.h>
  36 #include <cpu/x86/lapic.h>
  37 #include <console/console.h>
  38 #include <cpu/amd/model_10xxx_rev.h>
  39 #include "northbridge/amd/amdfam10/raminit.h"
  40 #include "northbridge/amd/amdfam10/amdfam10.h"
  41 #include <lib.h>
  42 #include "cpu/x86/lapic/boot_cpu.c"
  43 #include "northbridge/amd/amdfam10/reset_test.c"
  44 #include <console/loglevel.h>
  45 #include "cpu/x86/bist.h"
  46 #include "superio/fintek/f71863fg/early_serial.c"
  47 #include <usbdebug.h>
  48 #include "cpu/x86/mtrr/earlymtrr.c"
  49 #include <cpu/amd/mtrr.h>
  50 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  51 #include "southbridge/amd/rs780/early_setup.c"
  52 #include "southbridge/amd/sb700/early_setup.c"
  53 #include "northbridge/amd/amdfam10/debug.c"
  54
  55 #if CONFIG_TTYS0_BASE == 0x2f8
  56 #define SERIAL_DEV PNP_DEV(0x2e, F71863FG_SP2)
  57 #else
  58 #define SERIAL_DEV PNP_DEV(0x2e, F71863FG_SP1)
  59 #endif
  60
  61 static void activate_spd_rom(const struct mem_controller *ctrl) { }
  62
  63 static int spd_read_byte(u32 device, u32 address)
  64 {
  65         return smbus_read_byte(device, address);
  66 }
  67
  68 #include "northbridge/amd/amdfam10/amdfam10.h"
  69 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  70 #include "northbridge/amd/amdfam10/pci.c"
  71 #include "resourcemap.c"
  72 #include "cpu/amd/quadcore/quadcore.c"
  73 #include "cpu/amd/car/post_cache_as_ram.c"
  74 #include "cpu/amd/microcode/microcode.c"
  75 #include "cpu/amd/model_10xxx/update_microcode.c"
  76 #include "cpu/amd/model_10xxx/init_cpus.c"
  77 #include "northbridge/amd/amdfam10/early_ht.c"
  78 #include <spd.h>
  79
  80 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
  81 {
  82         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
  83         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
  84         u32 bsp_apicid = 0, val;
  85         msr_t msr;
  86
  87         if (!cpu_init_detectedx && boot_cpu()) {
  88                 /* Nothing special needs to be done to find bus 0 */
  89                 /* Allow the HT devices to be found */
  90                 /* mov bsp to bus 0xff when > 8 nodes */
  91                 set_bsp_node_CHtExtNodeCfgEn();
  92                 enumerate_ht_chain();
  93                 sb700_pci_port80();
  94         }
  95
  96         post_code(0x30);
  97
  98         if (bist == 0) {
  99                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 100                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 101         }
 102
 103         post_code(0x32);
 104
 105         enable_rs780_dev8();
 106         sb700_lpc_init();
 107
 108         f71863fg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 109         uart_init();
 110
 111 #if CONFIG_USBDEBUG
 112         sb700_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 113         early_usbdebug_init();
 114 #endif
 115
 116         console_init();
 117         printk(BIOS_DEBUG, "\n");
 118
 119 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 120
 121         /* Halt if there was a built in self test failure */
 122         report_bist_failure(bist);
 123
 124         // Load MPB
 125         val = cpuid_eax(1);
 126         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 127         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 128         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 129         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 130
 131         /* Setup sysinfo defaults */
 132         set_sysinfo_in_ram(0);
 133
 134         update_microcode(val);
 135         post_code(0x33);
 136
 137         cpuSetAMDMSR();
 138         post_code(0x34);
 139
 140         amd_ht_init(sysinfo);
 141         post_code(0x35);
 142
 143         /* Setup nodes PCI space and start core 0 AP init. */
 144         finalize_node_setup(sysinfo);
 145
 146         /* Setup any mainboard PCI settings etc. */
 147         setup_mb_resource_map();
 148         post_code(0x36);
 149
 150         /* wait for all the APs core0 started by finalize_node_setup. */
 151         /* FIXME: A bunch of cores are going to start output to serial at once.
 152            It would be nice to fixup prink spinlocks for ROM XIP mode.
 153            I think it could be done by putting the spinlock flag in the cache
 154            of the BSP located right after sysinfo.
 155          */
 156         wait_all_core0_started();
 157
 158  #if CONFIG_LOGICAL_CPUS==1
 159         /* Core0 on each node is configured. Now setup any additional cores. */
 160         printk(BIOS_DEBUG, "start_other_cores()\n");
 161         start_other_cores();
 162         post_code(0x37);
 163         wait_all_other_cores_started(bsp_apicid);
 164  #endif
 165
 166         post_code(0x38);
 167
 168         /* run _early_setup before soft-reset. */
 169         rs780_early_setup();
 170         sb700_early_setup();
 171
 172 #if CONFIG_SET_FIDVID
 173         msr = rdmsr(0xc0010071);
 174         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 175
 176         /* FIXME: The sb fid change may survive the warm reset and only
 177            need to be done once.*/
 178         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 179
 180         post_code(0x39);
 181
 182         if (!warm_reset_detect(0)) {                    // BSP is node 0
 183                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 184         } else {
 185                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 186         }
 187
 188         post_code(0x3A);
 189
 190         /* show final fid and vid */
 191         msr=rdmsr(0xc0010071);
 192         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 193 #endif
 194
 195         rs780_htinit();
 196
 197         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 198         if (!warm_reset_detect(0)) {
 199                 print_info("...WARM RESET...\n\n\n");
 200                 soft_reset();
 201                 die("After soft_reset_x - shouldn't see this message!!!\n");
 202         }
 203
 204         post_code(0x3B);
 205
 206         /* It's the time to set ctrl in sysinfo now; */
 207         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 208         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 209
 210         post_code(0x40);
 211
 212 //      die("Die Before MCT init.");
 213
 214         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 215         raminit_amdmct(sysinfo);
 216         post_code(0x41);
 217
 218 /*
 219         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 220         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 221         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 222         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 223 */
 224
 225 //      die("After MCT init before CAR disabled.");
 226
 227         rs780_before_pci_init();
 228         sb700_before_pci_init();
 229
 230         post_code(0x42);
 231         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 232         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 233         post_code(0x43);        // Should never see this post code.
 234 }