src/mainboard/ibase/mb899/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2010 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18  */
  19
  20 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  21
  22 #include <stdint.h>
  23 #include <string.h>
  24 #include <arch/io.h>
  25 #include <arch/romcc_io.h>
  26 #include <device/pci_def.h>
  27 #include <device/pnp_def.h>
  28 #include <cpu/x86/lapic.h>
  29 #include <lib.h>
  30
  31 #include "superio/winbond/w83627ehg/w83627ehg.h"
  32
  33 #include <pc80/mc146818rtc.h>
  34
  35 #include <console/console.h>
  36 #include <cpu/x86/bist.h>
  37
  38 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  39
  40 #define SERIAL_DEV PNP_DEV(0x4e, W83627EHG_SP1)
  41
  42 #include "northbridge/intel/i945/i945.h"
  43 #include "northbridge/intel/i945/raminit.h"
  44 #include "southbridge/intel/i82801gx/i82801gx.h"
  45
  46 void enable_smbus(void);
  47
  48 void setup_ich7_gpios(void)
  49 {
  50         printk(BIOS_DEBUG, " GPIOS...");
  51         /* General Registers */
  52         outl(0x1f1ff7c0, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  53         outl(0xe0e8efc3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  54         outl(0xebffeeff, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  55         /* Output Control Registers */
  56         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  57         /* Input Control Registers */
  58         outl(0x00002180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  59         outl(0x000100ff, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  60         outl(0x00000030, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  61         outl(0x00010035, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  62 }
  63
  64 static void ich7_enable_lpc(void)
  65 {
  66         // Enable Serial IRQ
  67         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  68         // Set COM1/COM2 decode range
  69         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0010);
  70         // Enable COM1/COM2/KBD/SuperIO1+2
  71         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x340b);
  72         // Enable HWM at 0x290
  73         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x00fc0291);
  74         // io 0x300 decode
  75         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x90, 0x00000301);
  76 }
  77
  78 /* This box has one superio
  79  * Also set up the GPIOs from the beginning. This is the "no schematic
  80  * but safe anyways" method.
  81  */
  82 static void early_superio_config_w83627ehg(void)
  83 {
  84         device_t dev;
  85
  86         dev=PNP_DEV(0x4e, W83627EHG_SP1);
  87         pnp_enter_ext_func_mode(dev);
  88
  89         pnp_write_config(dev, 0x24, 0xc4); // PNPCSV
  90
  91         pnp_write_config(dev, 0x29, 0x01); // GPIO settings
  92         pnp_write_config(dev, 0x2a, 0x40); // GPIO settings should be fc but gets set to 02
  93         pnp_write_config(dev, 0x2b, 0xc0); // GPIO settings?
  94         pnp_write_config(dev, 0x2c, 0x03); // GPIO settings?
  95         pnp_write_config(dev, 0x2d, 0x20); // GPIO settings?
  96
  97         dev=PNP_DEV(0x4e, W83627EHG_SP1);
  98         pnp_set_logical_device(dev);
  99         pnp_set_enable(dev, 0);
 100         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3f8);
 101         pnp_set_irq(dev, PNP_IDX_IRQ0, 4);
 102         pnp_set_enable(dev, 1);
 103
 104         dev=PNP_DEV(0x4e, W83627EHG_SP2);
 105         pnp_set_logical_device(dev);
 106         pnp_set_enable(dev, 0);
 107         pnp_set_iobase(dev, PNP_IDX_IO0, 0x2f8);
 108         pnp_set_irq(dev, PNP_IDX_IRQ0, 3);
 109         // pnp_write_config(dev, 0xf1, 4); // IRMODE0
 110         pnp_set_enable(dev, 1);
 111
 112         dev=PNP_DEV(0x4e, W83627EHG_KBC); // Keyboard
 113         pnp_set_logical_device(dev);
 114         pnp_set_enable(dev, 0);
 115         pnp_set_iobase(dev, PNP_IDX_IO0, 0x60);
 116         pnp_set_iobase(dev, PNP_IDX_IO1, 0x64);
 117         //pnp_write_config(dev, 0xf0, 0x82);
 118         pnp_set_enable(dev, 1);
 119
 120         dev=PNP_DEV(0x4e, W83627EHG_GPIO2);
 121         pnp_set_logical_device(dev);
 122         pnp_set_enable(dev, 1); // Just enable it
 123
 124         dev=PNP_DEV(0x4e, W83627EHG_GPIO3);
 125         pnp_set_logical_device(dev);
 126         pnp_set_enable(dev, 0);
 127         pnp_write_config(dev, 0xf0, 0xfb); // GPIO bit 2 is output
 128         pnp_write_config(dev, 0xf1, 0x00); // GPIO bit 2 is 0
 129         pnp_write_config(dev, 0x30, 0x03); // Enable GPIO3+4. pnp_set_enable is not sufficient
 130
 131         dev=PNP_DEV(0x4e, W83627EHG_FDC);
 132         pnp_set_logical_device(dev);
 133         pnp_set_enable(dev, 0);
 134
 135         dev=PNP_DEV(0x4e, W83627EHG_PP);
 136         pnp_set_logical_device(dev);
 137         pnp_set_enable(dev, 0);
 138
 139         /* Enable HWM */
 140         dev=PNP_DEV(0x4e, W83627EHG_HWM);
 141         pnp_set_logical_device(dev);
 142         pnp_set_enable(dev, 0);
 143         pnp_set_iobase(dev, PNP_IDX_IO0, 0xa00);
 144         pnp_set_enable(dev, 1);
 145
 146         pnp_exit_ext_func_mode(dev);
 147 }
 148
 149 static void rcba_config(void)
 150 {
 151         /* Set up virtual channel 0 */
 152         //RCBA32(0x0014) = 0x80000001;
 153         //RCBA32(0x001c) = 0x03128010;
 154
 155         /* Device 1f interrupt pin register */
 156         RCBA32(0x3100) = 0x00042210;
 157         /* Device 1d interrupt pin register */
 158         RCBA32(0x310c) = 0x00214321;
 159
 160         /* dev irq route register */
 161         RCBA16(0x3140) = 0x0132;
 162         RCBA16(0x3142) = 0x0146;
 163         RCBA16(0x3144) = 0x0237;
 164         RCBA16(0x3146) = 0x3201;
 165         RCBA16(0x3148) = 0x0146;
 166
 167         /* Enable IOAPIC */
 168         RCBA8(0x31ff) = 0x03;
 169
 170         /* Enable upper 128bytes of CMOS */
 171         RCBA32(0x3400) = (1 << 2);
 172
 173         /* Enable PCIe Root Port Clock Gate */
 174         // RCBA32(0x341c) = 0x00000001;
 175 }
 176
 177 static void early_ich7_init(void)
 178 {
 179         uint8_t reg8;
 180         uint32_t reg32;
 181
 182         // program secondary mlt XXX byte?
 183         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 184
 185         // reset rtc power status
 186         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 187         reg8 &= ~(1 << 2);
 188         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 189
 190         // usb transient disconnect
 191         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 192         reg8 |= (3 << 0);
 193         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 194
 195         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 196         reg32 |= (1 << 29) | (1 << 17);
 197         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 198
 199         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 200         reg32 |= (1 << 31) | (1 << 27);
 201         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 202
 203         RCBA32(0x0088) = 0x0011d000;
 204         RCBA16(0x01fc) = 0x060f;
 205         RCBA32(0x01f4) = 0x86000040;
 206         RCBA32(0x0214) = 0x10030549;
 207         RCBA32(0x0218) = 0x00020504;
 208         RCBA8(0x0220) = 0xc5;
 209         reg32 = RCBA32(0x3410);
 210         reg32 |= (1 << 6);
 211         RCBA32(0x3410) = reg32;
 212         reg32 = RCBA32(0x3430);
 213         reg32 &= ~(3 << 0);
 214         reg32 |= (1 << 0);
 215         RCBA32(0x3430) = reg32;
 216         RCBA32(0x3418) |= (1 << 0);
 217         RCBA16(0x0200) = 0x2008;
 218         RCBA8(0x2027) = 0x0d;
 219         RCBA16(0x3e08) |= (1 << 7);
 220         RCBA16(0x3e48) |= (1 << 7);
 221         RCBA32(0x3e0e) |= (1 << 7);
 222         RCBA32(0x3e4e) |= (1 << 7);
 223
 224         // next step only on ich7m b0 and later:
 225         reg32 = RCBA32(0x2034);
 226         reg32 &= ~(0x0f << 16);
 227         reg32 |= (5 << 16);
 228         RCBA32(0x2034) = reg32;
 229 }
 230
 231 #include <cbmem.h>
 232
 233 // Now, this needs to be included because it relies on the symbol
 234 // __PRE_RAM__ being set during CAR stage (in order to compile the
 235 // BSS free versions of the functions). Either rewrite the code
 236 // to be always BSS free, or invent a flag that's better suited than
 237 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 238 //
 239 #include "lib/cbmem.c"
 240
 241 void main(unsigned long bist)
 242 {
 243         u32 reg32;
 244         int boot_mode = 0;
 245
 246         if (bist == 0) {
 247                 enable_lapic();
 248         }
 249
 250         ich7_enable_lpc();
 251         early_superio_config_w83627ehg();
 252
 253         /* Set up the console */
 254         uart_init();
 255
 256 #if CONFIG_USBDEBUG
 257         i82801gx_enable_usbdebug(1);
 258         early_usbdebug_init();
 259 #endif
 260
 261         console_init();
 262
 263         /* Halt if there was a built in self test failure */
 264         report_bist_failure(bist);
 265
 266         if (MCHBAR16(SSKPD) == 0xCAFE) {
 267                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 268                 outb(0x6, 0xcf9);
 269                 while (1) asm("hlt");
 270         }
 271
 272         /* Perform some early chipset initialization required
 273          * before RAM initialization can work
 274          */
 275         i945_early_initialization();
 276
 277         /* Read PM1_CNT */
 278         reg32 = inl(DEFAULT_PMBASE + 0x04);
 279         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 280         if (((reg32 >> 10) & 7) == 5) {
 281 #if CONFIG_HAVE_ACPI_RESUME
 282                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 283                 boot_mode = 2;
 284                 /* Clear SLP_TYPE. This will break stage2 but
 285                  * we care for that when we get there.
 286                  */
 287                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 288 #else
 289                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 290 #endif
 291         }
 292
 293         /* Enable SPD ROMs and DDR-II DRAM */
 294         enable_smbus();
 295
 296 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 297         dump_spd_registers();
 298 #endif
 299
 300         sdram_initialize(boot_mode);
 301
 302         /* Perform some initialization that must run before stage2 */
 303         early_ich7_init();
 304
 305         /* This should probably go away. Until now it is required
 306          * and mainboard specific
 307          */
 308         rcba_config();
 309
 310         /* Chipset Errata! */
 311         fixup_i945_errata();
 312
 313         /* Initialize the internal PCIe links before we go into stage2 */
 314         i945_late_initialization();
 315
 316 #if !CONFIG_HAVE_ACPI_RESUME
 317 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 318 #if CONFIG_DEBUG_RAM_SETUP
 319         sdram_dump_mchbar_registers();
 320 #endif
 321
 322         {
 323                 /* This will not work if TSEG is in place! */
 324                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 325
 326                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 327                 ram_check(0x00000000, 0x000a0000);
 328                 //ram_check(0x00100000, tom);
 329         }
 330 #endif
 331 #endif
 332
 333         quick_ram_check();
 334
 335         MCHBAR16(SSKPD) = 0xCAFE;
 336
 337 #if CONFIG_HAVE_ACPI_RESUME
 338         /* Start address of high memory tables */
 339         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 340
 341         /* If there is no high memory area, we didn't boot before, so
 342          * this is not a resume. In that case we just create the cbmem toc.
 343          */
 344         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 345                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 346
 347                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 348                  * through stage 2. We could keep stuff like stack and heap in high tables
 349                  * memory completely, but that's a wonderful clean up task for another
 350                  * day.
 351                  */
 352                 if (resume_backup_memory)
 353                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 354
 355                 /* Magic for S3 resume */
 356                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 357         }
 358 #endif
 359 }
 360