src/mainboard/ibase/mb899/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2010 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18  */
  19
  20 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  21
  22 /* Configuration of the i945 driver */
  23 #define CHIPSET_I945GM 1
  24 //#define OVERRIDE_CLOCK_DISABLE 1
  25 #define CHANNEL_XOR_RANDOMIZATION 1
  26
  27 #include <stdint.h>
  28 #include <string.h>
  29 #include <arch/io.h>
  30 #include <arch/romcc_io.h>
  31 #include <device/pci_def.h>
  32 #include <device/pnp_def.h>
  33 #include <cpu/x86/lapic.h>
  34
  35 #include "superio/winbond/w83627ehg/w83627ehg.h"
  36
  37 #include <pc80/mc146818rtc.h>
  38
  39 #include <console/console.h>
  40 #include <cpu/x86/bist.h>
  41
  42 #if CONFIG_USBDEBUG
  43 #define DBGP_DEFAULT 1
  44 #include "southbridge/intel/i82801gx/i82801gx_usb_debug.c"
  45 #include "pc80/usbdebug_serial.c"
  46 #endif
  47
  48 #include "lib/ramtest.c"
  49 #include "southbridge/intel/i82801gx/i82801gx_early_smbus.c"
  50 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  51
  52 #include "northbridge/intel/i945/udelay.c"
  53
  54 #define SERIAL_DEV PNP_DEV(0x4e, W83627EHG_SP1)
  55
  56 #include "southbridge/intel/i82801gx/i82801gx.h"
  57 static void setup_ich7_gpios(void)
  58 {
  59         printk(BIOS_DEBUG, " GPIOS...");
  60         /* General Registers */
  61         outl(0x1f1ff7c0, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  62         outl(0xe0e8efc3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  63         outl(0xebffeeff, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  64         /* Output Control Registers */
  65         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  66         /* Input Control Registers */
  67         outl(0x00002180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  68         outl(0x000100ff, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  69         outl(0x00000030, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  70         outl(0x00010035, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  71 }
  72
  73 #include "northbridge/intel/i945/early_init.c"
  74
  75 static inline int spd_read_byte(unsigned device, unsigned address)
  76 {
  77         return smbus_read_byte(device, address);
  78 }
  79
  80 #include "northbridge/intel/i945/raminit.h"
  81 #include "northbridge/intel/i945/raminit.c"
  82 #include "northbridge/intel/i945/errata.c"
  83 #include "northbridge/intel/i945/debug.c"
  84
  85 static void ich7_enable_lpc(void)
  86 {
  87         // Enable Serial IRQ
  88         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  89         // Set COM1/COM2 decode range
  90         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0010);
  91         // Enable COM1/COM2/KBD/SuperIO1+2
  92         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x340b);
  93         // Enable HWM at 0x290
  94         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x00fc0291);
  95         // io 0x300 decode
  96         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x90, 0x00000301);
  97 }
  98
  99 /* This box has one superio
 100  * Also set up the GPIOs from the beginning. This is the "no schematic
 101  * but safe anyways" method.
 102  */
 103 static void early_superio_config_w83627ehg(void)
 104 {
 105         device_t dev;
 106
 107         dev=PNP_DEV(0x4e, W83627EHG_SP1);
 108         pnp_enter_ext_func_mode(dev);
 109
 110         pnp_write_config(dev, 0x24, 0xc4); // PNPCSV
 111
 112         pnp_write_config(dev, 0x29, 0x01); // GPIO settings
 113         pnp_write_config(dev, 0x2a, 0x40); // GPIO settings should be fc but gets set to 02
 114         pnp_write_config(dev, 0x2b, 0xc0); // GPIO settings?
 115         pnp_write_config(dev, 0x2c, 0x03); // GPIO settings?
 116         pnp_write_config(dev, 0x2d, 0x20); // GPIO settings?
 117
 118         dev=PNP_DEV(0x4e, W83627EHG_SP1);
 119         pnp_set_logical_device(dev);
 120         pnp_set_enable(dev, 0);
 121         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3f8);
 122         pnp_set_irq(dev, PNP_IDX_IRQ0, 4);
 123         pnp_set_enable(dev, 1);
 124
 125         dev=PNP_DEV(0x4e, W83627EHG_SP2);
 126         pnp_set_logical_device(dev);
 127         pnp_set_enable(dev, 0);
 128         pnp_set_iobase(dev, PNP_IDX_IO0, 0x2f8);
 129         pnp_set_irq(dev, PNP_IDX_IRQ0, 3);
 130         // pnp_write_config(dev, 0xf1, 4); // IRMODE0
 131         pnp_set_enable(dev, 1);
 132
 133         dev=PNP_DEV(0x4e, W83627EHG_KBC); // Keyboard
 134         pnp_set_logical_device(dev);
 135         pnp_set_enable(dev, 0);
 136         pnp_set_iobase(dev, PNP_IDX_IO0, 0x60);
 137         pnp_set_iobase(dev, PNP_IDX_IO1, 0x64);
 138         //pnp_write_config(dev, 0xf0, 0x82);
 139         pnp_set_enable(dev, 1);
 140
 141         dev=PNP_DEV(0x4e, W83627EHG_GPIO2);
 142         pnp_set_logical_device(dev);
 143         pnp_set_enable(dev, 1); // Just enable it
 144
 145         dev=PNP_DEV(0x4e, W83627EHG_GPIO3);
 146         pnp_set_logical_device(dev);
 147         pnp_set_enable(dev, 0);
 148         pnp_write_config(dev, 0xf0, 0xfb); // GPIO bit 2 is output
 149         pnp_write_config(dev, 0xf1, 0x00); // GPIO bit 2 is 0
 150         pnp_write_config(dev, 0x30, 0x03); // Enable GPIO3+4. pnp_set_enable is not sufficient
 151
 152         dev=PNP_DEV(0x4e, W83627EHG_FDC);
 153         pnp_set_logical_device(dev);
 154         pnp_set_enable(dev, 0);
 155
 156         dev=PNP_DEV(0x4e, W83627EHG_PP);
 157         pnp_set_logical_device(dev);
 158         pnp_set_enable(dev, 0);
 159
 160         /* Enable HWM */
 161         dev=PNP_DEV(0x4e, W83627EHG_HWM);
 162         pnp_set_logical_device(dev);
 163         pnp_set_enable(dev, 0);
 164         pnp_set_iobase(dev, PNP_IDX_IO0, 0xa00);
 165         pnp_set_enable(dev, 1);
 166
 167         pnp_exit_ext_func_mode(dev);
 168 }
 169
 170 static void rcba_config(void)
 171 {
 172         /* Set up virtual channel 0 */
 173         //RCBA32(0x0014) = 0x80000001;
 174         //RCBA32(0x001c) = 0x03128010;
 175
 176         /* Device 1f interrupt pin register */
 177         RCBA32(0x3100) = 0x00042210;
 178         /* Device 1d interrupt pin register */
 179         RCBA32(0x310c) = 0x00214321;
 180
 181         /* dev irq route register */
 182         RCBA16(0x3140) = 0x0132;
 183         RCBA16(0x3142) = 0x0146;
 184         RCBA16(0x3144) = 0x0237;
 185         RCBA16(0x3146) = 0x3201;
 186         RCBA16(0x3148) = 0x0146;
 187
 188         /* Enable IOAPIC */
 189         RCBA8(0x31ff) = 0x03;
 190
 191         /* Enable upper 128bytes of CMOS */
 192         RCBA32(0x3400) = (1 << 2);
 193
 194         /* Enable PCIe Root Port Clock Gate */
 195         // RCBA32(0x341c) = 0x00000001;
 196 }
 197
 198 static void early_ich7_init(void)
 199 {
 200         uint8_t reg8;
 201         uint32_t reg32;
 202
 203         // program secondary mlt XXX byte?
 204         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 205
 206         // reset rtc power status
 207         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 208         reg8 &= ~(1 << 2);
 209         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 210
 211         // usb transient disconnect
 212         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 213         reg8 |= (3 << 0);
 214         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 215
 216         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 217         reg32 |= (1 << 29) | (1 << 17);
 218         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 219
 220         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 221         reg32 |= (1 << 31) | (1 << 27);
 222         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 223
 224         RCBA32(0x0088) = 0x0011d000;
 225         RCBA16(0x01fc) = 0x060f;
 226         RCBA32(0x01f4) = 0x86000040;
 227         RCBA32(0x0214) = 0x10030549;
 228         RCBA32(0x0218) = 0x00020504;
 229         RCBA8(0x0220) = 0xc5;
 230         reg32 = RCBA32(0x3410);
 231         reg32 |= (1 << 6);
 232         RCBA32(0x3410) = reg32;
 233         reg32 = RCBA32(0x3430);
 234         reg32 &= ~(3 << 0);
 235         reg32 |= (1 << 0);
 236         RCBA32(0x3430) = reg32;
 237         RCBA32(0x3418) |= (1 << 0);
 238         RCBA16(0x0200) = 0x2008;
 239         RCBA8(0x2027) = 0x0d;
 240         RCBA16(0x3e08) |= (1 << 7);
 241         RCBA16(0x3e48) |= (1 << 7);
 242         RCBA32(0x3e0e) |= (1 << 7);
 243         RCBA32(0x3e4e) |= (1 << 7);
 244
 245         // next step only on ich7m b0 and later:
 246         reg32 = RCBA32(0x2034);
 247         reg32 &= ~(0x0f << 16);
 248         reg32 |= (5 << 16);
 249         RCBA32(0x2034) = reg32;
 250 }
 251
 252 #include <cbmem.h>
 253
 254 // Now, this needs to be included because it relies on the symbol
 255 // __PRE_RAM__ being set during CAR stage (in order to compile the
 256 // BSS free versions of the functions). Either rewrite the code
 257 // to be always BSS free, or invent a flag that's better suited than
 258 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 259 //
 260 #include "lib/cbmem.c"
 261
 262 void main(unsigned long bist)
 263 {
 264         u32 reg32;
 265         int boot_mode = 0;
 266
 267         if (bist == 0) {
 268                 enable_lapic();
 269         }
 270
 271         ich7_enable_lpc();
 272         early_superio_config_w83627ehg();
 273
 274         /* Set up the console */
 275         uart_init();
 276
 277 #if CONFIG_USBDEBUG
 278         i82801gx_enable_usbdebug(DBGP_DEFAULT);
 279         early_usbdebug_init();
 280 #endif
 281
 282         console_init();
 283
 284         /* Halt if there was a built in self test failure */
 285         report_bist_failure(bist);
 286
 287         if (MCHBAR16(SSKPD) == 0xCAFE) {
 288                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 289                 outb(0x6, 0xcf9);
 290                 while (1) asm("hlt");
 291         }
 292
 293         /* Perform some early chipset initialization required
 294          * before RAM initialization can work
 295          */
 296         i945_early_initialization();
 297
 298         /* Read PM1_CNT */
 299         reg32 = inl(DEFAULT_PMBASE + 0x04);
 300         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 301         if (((reg32 >> 10) & 7) == 5) {
 302 #if CONFIG_HAVE_ACPI_RESUME
 303                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 304                 boot_mode = 2;
 305                 /* Clear SLP_TYPE. This will break stage2 but
 306                  * we care for that when we get there.
 307                  */
 308                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 309 #else
 310                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 311 #endif
 312         }
 313
 314         /* Enable SPD ROMs and DDR-II DRAM */
 315         enable_smbus();
 316
 317 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 318         dump_spd_registers();
 319 #endif
 320
 321         sdram_initialize(boot_mode);
 322
 323         /* Perform some initialization that must run before stage2 */
 324         early_ich7_init();
 325
 326         /* This should probably go away. Until now it is required
 327          * and mainboard specific
 328          */
 329         rcba_config();
 330
 331         /* Chipset Errata! */
 332         fixup_i945_errata();
 333
 334         /* Initialize the internal PCIe links before we go into stage2 */
 335         i945_late_initialization();
 336
 337 #if !CONFIG_HAVE_ACPI_RESUME
 338 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 339 #if CONFIG_DEBUG_RAM_SETUP
 340         sdram_dump_mchbar_registers();
 341 #endif
 342
 343         {
 344                 /* This will not work if TSEG is in place! */
 345                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 346
 347                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 348                 ram_check(0x00000000, 0x000a0000);
 349                 //ram_check(0x00100000, tom);
 350         }
 351 #endif
 352 #endif
 353
 354         quick_ram_check();
 355
 356         MCHBAR16(SSKPD) = 0xCAFE;
 357
 358 #if CONFIG_HAVE_ACPI_RESUME
 359         /* Start address of high memory tables */
 360         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 361
 362         /* If there is no high memory area, we didn't boot before, so
 363          * this is not a resume. In that case we just create the cbmem toc.
 364          */
 365         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 366                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 367
 368                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 369                  * through stage 2. We could keep stuff like stack and heap in high tables
 370                  * memory completely, but that's a wonderful clean up task for another
 371                  * day.
 372                  */
 373                 if (resume_backup_memory)
 374                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 375
 376                 /* Magic for S3 resume */
 377                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 378         }
 379 #endif
 380 }
 381