src/mainboard/hp/dl145_g3/Options.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2006 AMD
   5 ## Written by Yinghai Lu <yinghailu@gmail.com> for AMD.
   6 ##
   7 ## Copyright (C) 2007 University of Mannheim
   8 ## Written by Philipp Degler <pdegler@rumms.uni-mannheim.de> for Uni Mannheim
   9 ## Copyright (C) 2009 University of Heidelberg
  10 ## Written by Mondrian Nuessle <nuessle@uni-heidelberg.de> for University of Heidelberg
  11 ##
  12 ## This program is free software; you can redistribute it and/or modify
  13 ## it under the terms of the GNU General Public License as published by
  14 ## the Free Software Foundation; either version 2 of the License, or
  15 ## (at your option) any later version.
  16 ##
  17 ## This program is distributed in the hope that it will be useful,
  18 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  19 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20 ## GNU General Public License for more details.
  21 ##
  22 ## You should have received a copy of the GNU General Public License
  23 ## along with this program; if not, write to the Free Software
  24 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  25 ##
  26
  27 uses HAVE_MP_TABLE
  28 uses HAVE_PIRQ_TABLE
  29 uses HAVE_ACPI_TABLES
  30 uses ACPI_SSDTX_NUM
  31 uses USE_FALLBACK_IMAGE
  32 uses HAVE_FALLBACK_BOOT
  33 uses HAVE_HARD_RESET
  34 uses IRQ_SLOT_COUNT
  35 uses HAVE_OPTION_TABLE
  36 uses CONFIG_MAX_CPUS
  37 uses CONFIG_MAX_PHYSICAL_CPUS
  38 uses CONFIG_LOGICAL_CPUS
  39 uses CONFIG_IOAPIC
  40 uses CONFIG_SMP
  41 uses FALLBACK_SIZE
  42 uses ROM_SIZE
  43 uses ROM_SECTION_SIZE
  44 uses ROM_IMAGE_SIZE
  45 uses ROM_SECTION_SIZE
  46 uses ROM_SECTION_OFFSET
  47 uses CONFIG_ROM_PAYLOAD
  48 uses CONFIG_ROM_PAYLOAD_START
  49 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  50 uses CONFIG_PRECOMPRESSED_PAYLOAD
  51 uses PAYLOAD_SIZE
  52 uses _ROMBASE
  53 uses XIP_ROM_SIZE
  54 uses XIP_ROM_BASE
  55 uses STACK_SIZE
  56 uses HEAP_SIZE
  57 uses USE_OPTION_TABLE
  58 uses LB_CKS_RANGE_START
  59 uses LB_CKS_RANGE_END
  60 uses LB_CKS_LOC
  61 uses MAINBOARD_PART_NUMBER
  62 uses MAINBOARD_VENDOR
  63 uses MAINBOARD
  64 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  65 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  66 uses COREBOOT_EXTRA_VERSION
  67 uses _RAMBASE
  68 uses TTYS0_BAUD
  69 uses TTYS0_BASE
  70 uses TTYS0_LCS
  71 uses DEFAULT_CONSOLE_LOGLEVEL
  72 uses MAXIMUM_CONSOLE_LOGLEVEL
  73 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  74 uses CONFIG_CONSOLE_SERIAL8250
  75 uses HAVE_INIT_TIMER
  76 uses CONFIG_GDB_STUB
  77 uses CONFIG_GDB_STUB
  78 uses CROSS_COMPILE
  79 uses CC
  80 uses HOSTCC
  81 uses OBJCOPY
  82 uses CONFIG_CONSOLE_VGA
  83 uses CONFIG_PCI_ROM_RUN
  84 uses HW_MEM_HOLE_SIZEK
  85 uses HW_MEM_HOLE_SIZE_AUTO_INC
  86 uses K8_HT_FREQ_1G_SUPPORT
  87 uses CONFIG_CBFS
  88
  89 uses HT_CHAIN_UNITID_BASE
  90 uses HT_CHAIN_END_UNITID_BASE
  91 uses SB_HT_CHAIN_ON_BUS0
  92 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  93
  94 uses USE_DCACHE_RAM
  95 uses DCACHE_RAM_BASE
  96 uses DCACHE_RAM_SIZE
  97 uses DCACHE_RAM_GLOBAL_VAR_SIZE
  98 uses CONFIG_USE_INIT
  99
 100 uses SERIAL_CPU_INIT
 101
 102 uses ENABLE_APIC_EXT_ID
 103 uses APIC_ID_OFFSET
 104 uses LIFT_BSP_APIC_ID
 105
 106 uses CONFIG_PCI_64BIT_PREF_MEM
 107
 108 uses CONFIG_LB_MEM_TOPK
 109
 110 uses CONFIG_USE_PRINTK_IN_CAR
 111
 112 ###
 113 ### Build options
 114 ###
 115
 116 ##
 117 ## ROM_SIZE is the size of boot ROM that this board will use.
 118 ##
 119 default ROM_SIZE=524288
 120
 121 ##
 122 ## FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 123 ##
 124 #default FALLBACK_SIZE=131072
 125 #256K
 126 default FALLBACK_SIZE=0x40000
 127
 128 #more 1M for pgtbl
 129 default CONFIG_LB_MEM_TOPK=2048
 130
 131 ##
 132 ## Build code for the fallback boot
 133 ##
 134 default HAVE_FALLBACK_BOOT=1
 135
 136 ##
 137 ## Build code to reset the motherboard from linuxBIOS
 138 ##
 139 default HAVE_HARD_RESET=1
 140
 141 ##
 142 ## Build code to export a programmable irq routing table
 143 ##
 144 default HAVE_PIRQ_TABLE=1
 145 default IRQ_SLOT_COUNT=15
 146
 147 ##
 148 ## Build code to export an x86 MP table
 149 ## Useful for specifying IRQ routing values
 150 ##
 151 default HAVE_MP_TABLE=1
 152
 153
 154 ##
 155 ## Build code to export a CMOS option table
 156 ##
 157 default HAVE_OPTION_TABLE=1
 158
 159 ##
 160 ## Move the default coreboot cmos range off of AMD RTC registers
 161 ##
 162 default LB_CKS_RANGE_START=49
 163 default LB_CKS_RANGE_END=122
 164 default LB_CKS_LOC=123
 165
 166 ##
 167 ## Build code for SMP support
 168 ## Only worry about 2 micro processors
 169 ##
 170 default CONFIG_SMP=1
 171 default CONFIG_MAX_CPUS=4
 172 default CONFIG_MAX_PHYSICAL_CPUS=2
 173 default CONFIG_LOGICAL_CPUS=1
 174
 175 default SERIAL_CPU_INIT=0
 176
 177 default ENABLE_APIC_EXT_ID=0
 178 default APIC_ID_OFFSET=0x8
 179 default LIFT_BSP_APIC_ID=1
 180
 181 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 182 #2G
 183 #default HW_MEM_HOLE_SIZEK=0x200000
 184 #1G
 185 default HW_MEM_HOLE_SIZEK=0x100000
 186 #512M
 187 #default HW_MEM_HOLE_SIZEK=0x80000
 188
 189 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 190 #default HW_MEM_HOLE_SIZE_AUTO_INC=1
 191
 192 #Opteron K8 1G HT Support
 193 default K8_HT_FREQ_1G_SUPPORT=1
 194
 195 #VGA Console
 196 default CONFIG_CONSOLE_VGA=1
 197 default CONFIG_PCI_ROM_RUN=1
 198
 199 #HT Unit ID offset, default is 1, the typical one
 200 default HT_CHAIN_UNITID_BASE=0x06
 201
 202 #real SB Unit ID, default is 0x20, mean dont touch it at last
 203 default HT_CHAIN_END_UNITID_BASE=0x01
 204
 205 #make the SB HT chain on bus 0, default is not (0)
 206 default SB_HT_CHAIN_ON_BUS0=2
 207
 208 #only offset for SB chain?, default is yes(1)
 209 #default SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 210
 211 #allow capable device use that above 4G
 212 #default CONFIG_PCI_64BIT_PREF_MEM=1
 213
 214 ##
 215 ## enable CACHE_AS_RAM specifics
 216 ##
 217 default USE_DCACHE_RAM=1
 218 default DCACHE_RAM_BASE=0xcc000
 219 default DCACHE_RAM_SIZE=0x04000
 220 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x01000
 221 default CONFIG_USE_INIT=0
 222
 223 ##
 224 ## Build code to setup a generic IOAPIC
 225 ##
 226 default CONFIG_IOAPIC=1
 227
 228 ##
 229 ## Clean up the motherboard id strings
 230 ##
 231 default MAINBOARD_PART_NUMBER="DL145 G3"
 232 default MAINBOARD_VENDOR="HP"
 233 #default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1022
 234 #default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x2b80
 235
 236 ###
 237 ### coreboot layout values
 238 ###
 239
 240 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 241 default ROM_IMAGE_SIZE = 65536
 242
 243 ##
 244 ## Use a small 8K stack
 245 ##
 246 default STACK_SIZE=0x2000
 247
 248 ##
 249 ## Use a small 32K heap
 250 ##
 251 default HEAP_SIZE=0x8000
 252
 253 ##
 254 ## Only use the option table in a normal image
 255 ##
 256 default USE_OPTION_TABLE = !USE_FALLBACK_IMAGE
 257
 258 ##
 259 ## Coreboot C code runs at this location in RAM
 260 ##
 261 default _RAMBASE=0x00100000
 262
 263 ##
 264 ## Load the payload from the ROM
 265 ##
 266 default CONFIG_ROM_PAYLOAD = 1
 267
 268 ###
 269 ### Defaults of options that you may want to override in the target config file
 270 ###
 271
 272 ##
 273 ## The default compiler
 274 ##
 275 default CC="$(CROSS_COMPILE)gcc -m32"
 276 default HOSTCC="gcc"
 277
 278 ##
 279 ## Disable the gdb stub by default
 280 ##
 281 default CONFIG_GDB_STUB=0
 282
 283 #enabel printk in CAR by default
 284 default CONFIG_USE_PRINTK_IN_CAR=1
 285
 286 ##
 287 ## The Serial Console
 288 ##
 289
 290 # To Enable the Serial Console
 291 default CONFIG_CONSOLE_SERIAL8250=1
 292
 293 ## Select the serial console baud rate
 294 default TTYS0_BAUD=115200
 295 #default TTYS0_BAUD=57600
 296 #default TTYS0_BAUD=38400
 297 #default TTYS0_BAUD=19200
 298 #default TTYS0_BAUD=9600
 299 #default TTYS0_BAUD=4800
 300 #default TTYS0_BAUD=2400
 301 #default TTYS0_BAUD=1200
 302
 303 # Select the serial console base port
 304 default TTYS0_BASE=0x3f8
 305
 306 # Select the serial protocol
 307 # This defaults to 8 data bits, 1 stop bit, and no parity
 308 default TTYS0_LCS=0x3
 309
 310 ##
 311 ### Select the coreboot loglevel
 312 ##
 313 ## EMERG      1   system is unusable
 314 ## ALERT      2   action must be taken immediately
 315 ## CRIT       3   critical conditions
 316 ## ERR        4   error conditions
 317 ## WARNING    5   warning conditions
 318 ## NOTICE     6   normal but significant condition
 319 ## INFO       7   informational
 320 ## DEBUG      8   debug-level messages
 321 ## SPEW       9   Way too many details
 322
 323 ## Request this level of debugging output
 324 default  DEFAULT_CONSOLE_LOGLEVEL=8
 325 ## At a maximum only compile in this level of debugging
 326 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 327
 328 ##
 329 ## Select power on after power fail setting
 330 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 331
 332 ### End Options.lb
 333 end