src/mainboard/gigabyte/m57sli/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define RAMINIT_SYSINFO 1
  23
  24 #define K8_ALLOCATE_IO_RANGE 1
  25
  26 #define QRANK_DIMM_SUPPORT 1
  27
  28 #if CONFIG_LOGICAL_CPUS==1
  29 #define SET_NB_CFG_54 1
  30 #endif
  31
  32 //used by init_cpus and fidvid
  33 #define SET_FIDVID 1
  34 //if we want to wait for core1 done before DQS training, set it to 0
  35 #define SET_FIDVID_CORE0_ONLY 1
  36
  37 #if CONFIG_K8_REV_F_SUPPORT == 1
  38 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  39 #endif
  40
  41 #define DBGP_DEFAULT 7
  42
  43 #include <stdint.h>
  44 #include <string.h>
  45 #include <device/pci_def.h>
  46 #include <device/pci_ids.h>
  47 #include <arch/io.h>
  48 #include <device/pnp_def.h>
  49 #include <arch/romcc_io.h>
  50 #include <cpu/x86/lapic.h>
  51 #include "option_table.h"
  52 #include "pc80/mc146818rtc_early.c"
  53
  54 #include "pc80/serial.c"
  55 #include "console/console.c"
  56 #if CONFIG_USBDEBUG_DIRECT
  57 #include "southbridge/nvidia/mcp55/mcp55_enable_usbdebug_direct.c"
  58 #include "pc80/usbdebug_direct_serial.c"
  59 #endif
  60 #include "lib/ramtest.c"
  61
  62 #include <cpu/amd/model_fxx_rev.h>
  63
  64 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  65 #include "northbridge/amd/amdk8/raminit.h"
  66 #include "cpu/amd/model_fxx/apic_timer.c"
  67 #include "lib/delay.c"
  68
  69 #include "cpu/x86/lapic/boot_cpu.c"
  70 #include "northbridge/amd/amdk8/reset_test.c"
  71 #include "superio/ite/it8716f/it8716f_early_serial.c"
  72 #include "superio/ite/it8716f/it8716f_early_init.c"
  73
  74 #include "cpu/x86/bist.h"
  75
  76 #include "northbridge/amd/amdk8/debug.c"
  77
  78 #include "cpu/x86/mtrr/earlymtrr.c"
  79
  80 #include "northbridge/amd/amdk8/setup_resource_map.c"
  81
  82 #define SERIAL_DEV PNP_DEV(0x2e, IT8716F_SP1)
  83 #define GPIO_DEV PNP_DEV(0x2e, IT8716F_GPIO)
  84
  85 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  86
  87 static void memreset_setup(void)
  88 {
  89 }
  90
  91 static void memreset(int controllers, const struct mem_controller *ctrl)
  92 {
  93 }
  94
  95 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  96 {
  97         /* nothing to do */
  98 }
  99
 100 static inline int spd_read_byte(unsigned device, unsigned address)
 101 {
 102         return smbus_read_byte(device, address);
 103 }
 104
 105 #include "northbridge/amd/amdk8/amdk8_f.h"
 106 #include "northbridge/amd/amdk8/coherent_ht.c"
 107
 108 #include "northbridge/amd/amdk8/incoherent_ht.c"
 109
 110 #include "northbridge/amd/amdk8/raminit_f.c"
 111
 112 #include "lib/generic_sdram.c"
 113
 114 #include "resourcemap.c"
 115
 116 #include "cpu/amd/dualcore/dualcore.c"
 117
 118 #define MCP55_NUM 1
 119 #define MCP55_USE_NIC 1
 120 #define MCP55_USE_AZA 1
 121
 122 #define MCP55_PCI_E_X_0 0
 123
 124 #define MCP55_MB_SETUP \
 125         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x68,/* GPIO38 PCI_REQ3 */ \
 126         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x68,/* GPIO39 PCI_GNT3 */ \
 127         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x68,/* GPIO40 PCI_GNT2 */ \
 128         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x68,/* GPIO41 PCI_REQ2 */ \
 129         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 130         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 131
 132 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 133 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 134
 135
 136
 137 #include "cpu/amd/car/post_cache_as_ram.c"
 138
 139 #include "cpu/amd/model_fxx/init_cpus.c"
 140
 141 #include "cpu/amd/model_fxx/fidvid.c"
 142
 143 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 144 #include "northbridge/amd/amdk8/early_ht.c"
 145
 146 static void sio_setup(void)
 147 {
 148
 149         unsigned value;
 150         uint32_t dword;
 151         uint8_t byte;
 152
 153         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 154         byte |= 0x20;
 155         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 156
 157         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 158         dword |= (1<<0);
 159         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 160
 161         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 162         dword |= (1<<16);
 163         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 164 }
 165
 166 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 167 {
 168         static const uint16_t spd_addr [] = {
 169                         (0xa<<3)|0, (0xa<<3)|2, 0, 0,
 170                         (0xa<<3)|1, (0xa<<3)|3, 0, 0,
 171 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 172                         (0xa<<3)|4, (0xa<<3)|6, 0, 0,
 173                         (0xa<<3)|5, (0xa<<3)|7, 0, 0,
 174 #endif
 175         };
 176
 177         struct sys_info *sysinfo = (CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 178
 179         int needs_reset = 0;
 180         unsigned bsp_apicid = 0;
 181         uint8_t tmp = 0;
 182
 183         if (!cpu_init_detectedx && boot_cpu()) {
 184                 /* Nothing special needs to be done to find bus 0 */
 185                 /* Allow the HT devices to be found */
 186
 187                 enumerate_ht_chain();
 188
 189                 sio_setup();
 190
 191                 /* Setup the mcp55 */
 192                 mcp55_enable_rom();
 193         }
 194
 195         if (bist == 0) {
 196                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 197         }
 198
 199         pnp_enter_ext_func_mode(SERIAL_DEV);
 200         /* The following line will set CLKIN to 24 MHz, external */
 201         pnp_write_config(SERIAL_DEV, IT8716F_CONFIG_REG_CLOCKSEL, 0x11);
 202         tmp = pnp_read_config(SERIAL_DEV, IT8716F_CONFIG_REG_SWSUSP);
 203         /* Is serial flash enabled? Then enable writing to serial flash. */
 204         if (tmp & 0x0e) {
 205                 pnp_write_config(SERIAL_DEV, IT8716F_CONFIG_REG_SWSUSP, tmp | 0x10);
 206                 pnp_set_logical_device(GPIO_DEV);
 207                 /* Set Serial Flash interface to 0x0820 */
 208                 pnp_write_config(GPIO_DEV, 0x64, 0x08);
 209                 pnp_write_config(GPIO_DEV, 0x65, 0x20);
 210                 /* We can get away with not resetting the logical device because
 211                  * it8716f_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE) will do that.
 212                  */
 213         }
 214         it8716f_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 215         pnp_exit_ext_func_mode(SERIAL_DEV);
 216
 217         setup_mb_resource_map();
 218
 219         uart_init();
 220
 221         /* Halt if there was a built in self test failure */
 222         report_bist_failure(bist);
 223
 224 #if CONFIG_USBDEBUG_DIRECT
 225         mcp55_enable_usbdebug_direct(DBGP_DEFAULT);
 226         early_usbdebug_direct_init();
 227 #endif
 228         console_init();
 229         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 230
 231         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\n");
 232
 233 #if CONFIG_MEM_TRAIN_SEQ == 1
 234         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 235 #endif
 236         setup_coherent_ht_domain(); // routing table and start other core0
 237
 238         wait_all_core0_started();
 239 #if CONFIG_LOGICAL_CPUS==1
 240         // It is said that we should start core1 after all core0 launched
 241         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 242          * So here need to make sure last core0 is started, esp for two way system,
 243          * (there may be apic id conflicts in that case)
 244          */
 245         start_other_cores();
 246         wait_all_other_cores_started(bsp_apicid);
 247 #endif
 248
 249         /* it will set up chains and store link pair for optimization later */
 250         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 251
 252 #if SET_FIDVID == 1
 253
 254         {
 255                 msr_t msr;
 256                 msr=rdmsr(0xc0010042);
 257                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 258
 259         }
 260
 261         enable_fid_change();
 262
 263         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 264
 265         init_fidvid_bsp(bsp_apicid);
 266
 267         // show final fid and vid
 268         {
 269                 msr_t msr;
 270                 msr=rdmsr(0xc0010042);
 271                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 272
 273         }
 274 #endif
 275
 276         needs_reset |= optimize_link_coherent_ht();
 277         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 278         needs_reset |= mcp55_early_setup_x();
 279
 280         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 281         if (needs_reset) {
 282                 print_info("ht reset -\n");
 283                 soft_reset();
 284         }
 285         allow_all_aps_stop(bsp_apicid);
 286
 287         //It's the time to set ctrl in sysinfo now;
 288         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 289
 290         enable_smbus();
 291
 292         memreset_setup();
 293
 294         //do we need apci timer, tsc...., only debug need it for better output
 295         /* all ap stopped? */
 296 //        init_timer(); // Need to use TMICT to synconize FID/VID
 297
 298         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 299
 300         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 301
 302 }
 303