src/mainboard/gigabyte/m57sli/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define ASSEMBLY 1
  23 #define __PRE_RAM__
  24
  25 #define RAMINIT_SYSINFO 1
  26
  27 #define K8_ALLOCATE_IO_RANGE 1
  28
  29 #define QRANK_DIMM_SUPPORT 1
  30
  31 #if CONFIG_LOGICAL_CPUS==1
  32 #define SET_NB_CFG_54 1
  33 #endif
  34
  35 //used by init_cpus and fidvid
  36 #define K8_SET_FIDVID 1
  37 //if we want to wait for core1 done before DQS training, set it to 0
  38 #define K8_SET_FIDVID_CORE0_ONLY 1
  39
  40 #if CONFIG_K8_REV_F_SUPPORT == 1
  41 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  42 #endif
  43
  44 #define DBGP_DEFAULT 7
  45
  46 #include <stdint.h>
  47 #include <string.h>
  48 #include <device/pci_def.h>
  49 #include <device/pci_ids.h>
  50 #include <arch/io.h>
  51 #include <device/pnp_def.h>
  52 #include <arch/romcc_io.h>
  53 #include <cpu/x86/lapic.h>
  54 #include "option_table.h"
  55 #include "pc80/mc146818rtc_early.c"
  56
  57 #include "pc80/serial.c"
  58 #include "arch/i386/lib/console.c"
  59 #if CONFIG_USBDEBUG_DIRECT
  60 #include "southbridge/nvidia/mcp55/mcp55_enable_usbdebug_direct.c"
  61 #include "pc80/usbdebug_direct_serial.c"
  62 #endif
  63 #include "lib/ramtest.c"
  64
  65 #include <cpu/amd/model_fxx_rev.h>
  66
  67 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  68 #include "northbridge/amd/amdk8/raminit.h"
  69 #include "cpu/amd/model_fxx/apic_timer.c"
  70 #include "lib/delay.c"
  71
  72 #include "cpu/x86/lapic/boot_cpu.c"
  73 #include "northbridge/amd/amdk8/reset_test.c"
  74 #include "superio/ite/it8716f/it8716f_early_serial.c"
  75 #include "superio/ite/it8716f/it8716f_early_init.c"
  76
  77 #include "cpu/x86/bist.h"
  78
  79 #include "northbridge/amd/amdk8/debug.c"
  80
  81 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  82
  83 #include "northbridge/amd/amdk8/setup_resource_map.c"
  84
  85 #define SERIAL_DEV PNP_DEV(0x2e, IT8716F_SP1)
  86 #define GPIO_DEV PNP_DEV(0x2e, IT8716F_GPIO)
  87
  88 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  89
  90 static void memreset_setup(void)
  91 {
  92 }
  93
  94 static void memreset(int controllers, const struct mem_controller *ctrl)
  95 {
  96 }
  97
  98 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  99 {
 100         /* nothing to do */
 101 }
 102
 103 static inline int spd_read_byte(unsigned device, unsigned address)
 104 {
 105         return smbus_read_byte(device, address);
 106 }
 107
 108 #include "northbridge/amd/amdk8/amdk8_f.h"
 109 #include "northbridge/amd/amdk8/coherent_ht.c"
 110
 111 #include "northbridge/amd/amdk8/incoherent_ht.c"
 112
 113 #include "northbridge/amd/amdk8/raminit_f.c"
 114
 115 #include "lib/generic_sdram.c"
 116
 117 #include "resourcemap.c"
 118
 119 #include "cpu/amd/dualcore/dualcore.c"
 120
 121 #define MCP55_NUM 1
 122 #define MCP55_USE_NIC 1
 123 #define MCP55_USE_AZA 1
 124
 125 #define MCP55_PCI_E_X_0 0
 126
 127 #define MCP55_MB_SETUP \
 128         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x68,/* GPIO38 PCI_REQ3 */ \
 129         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x68,/* GPIO39 PCI_GNT3 */ \
 130         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x68,/* GPIO40 PCI_GNT2 */ \
 131         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x68,/* GPIO41 PCI_REQ2 */ \
 132         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 133         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 134
 135 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 136 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 137
 138 #include "cpu/amd/car/copy_and_run.c"
 139
 140 #include "cpu/amd/car/post_cache_as_ram.c"
 141
 142 #include "cpu/amd/model_fxx/init_cpus.c"
 143
 144 #include "cpu/amd/model_fxx/fidvid.c"
 145
 146 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 147 #include "northbridge/amd/amdk8/early_ht.c"
 148
 149
 150 static void sio_setup(void)
 151 {
 152
 153         unsigned value;
 154         uint32_t dword;
 155         uint8_t byte;
 156
 157         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 158         byte |= 0x20;
 159         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 160
 161         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 162         dword |= (1<<0);
 163         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 164
 165         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 166         dword |= (1<<16);
 167         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 168 }
 169
 170
 171 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 172 {
 173         static const uint16_t spd_addr [] = {
 174                         (0xa<<3)|0, (0xa<<3)|2, 0, 0,
 175                         (0xa<<3)|1, (0xa<<3)|3, 0, 0,
 176 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 177                         (0xa<<3)|4, (0xa<<3)|6, 0, 0,
 178                         (0xa<<3)|5, (0xa<<3)|7, 0, 0,
 179 #endif
 180         };
 181
 182         struct sys_info *sysinfo = (CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 183
 184         int needs_reset = 0;
 185         unsigned bsp_apicid = 0;
 186         uint8_t tmp = 0;
 187
 188         if (!cpu_init_detectedx && boot_cpu()) {
 189                 /* Nothing special needs to be done to find bus 0 */
 190                 /* Allow the HT devices to be found */
 191
 192                 enumerate_ht_chain();
 193
 194                 sio_setup();
 195
 196                 /* Setup the mcp55 */
 197                 mcp55_enable_rom();
 198         }
 199
 200         if (bist == 0) {
 201                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 202         }
 203
 204         pnp_enter_ext_func_mode(SERIAL_DEV);
 205         /* The following line will set CLKIN to 24 MHz, external */
 206         pnp_write_config(SERIAL_DEV, IT8716F_CONFIG_REG_CLOCKSEL, 0x11);
 207         tmp = pnp_read_config(SERIAL_DEV, IT8716F_CONFIG_REG_SWSUSP);
 208         /* Is serial flash enabled? Then enable writing to serial flash. */
 209         if (tmp & 0x0e) {
 210                 pnp_write_config(SERIAL_DEV, IT8716F_CONFIG_REG_SWSUSP, tmp | 0x10);
 211                 pnp_set_logical_device(GPIO_DEV);
 212                 /* Set Serial Flash interface to 0x0820 */
 213                 pnp_write_config(GPIO_DEV, 0x64, 0x08);
 214                 pnp_write_config(GPIO_DEV, 0x65, 0x20);
 215                 /* We can get away with not resetting the logical device because
 216                  * it8716f_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE) will do that.
 217                  */
 218         }
 219         it8716f_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 220         pnp_exit_ext_func_mode(SERIAL_DEV);
 221
 222         setup_mb_resource_map();
 223
 224         uart_init();
 225
 226         /* Halt if there was a built in self test failure */
 227         report_bist_failure(bist);
 228
 229
 230 #if CONFIG_USBDEBUG_DIRECT
 231         mcp55_enable_usbdebug_direct(DBGP_DEFAULT);
 232         early_usbdebug_direct_init();
 233 #endif
 234         console_init();
 235         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 236
 237         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\r\n");
 238
 239 #if CONFIG_MEM_TRAIN_SEQ == 1
 240         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 241 #endif
 242         setup_coherent_ht_domain(); // routing table and start other core0
 243
 244         wait_all_core0_started();
 245 #if CONFIG_LOGICAL_CPUS==1
 246         // It is said that we should start core1 after all core0 launched
 247         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 248          * So here need to make sure last core0 is started, esp for two way system,
 249          * (there may be apic id conflicts in that case)
 250          */
 251         start_other_cores();
 252         wait_all_other_cores_started(bsp_apicid);
 253 #endif
 254
 255         /* it will set up chains and store link pair for optimization later */
 256         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 257
 258 #if K8_SET_FIDVID == 1
 259
 260         {
 261                 msr_t msr;
 262                 msr=rdmsr(0xc0010042);
 263                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\r\n");
 264
 265         }
 266
 267         enable_fid_change();
 268
 269         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 270
 271         init_fidvid_bsp(bsp_apicid);
 272
 273         // show final fid and vid
 274         {
 275                 msr_t msr;
 276                 msr=rdmsr(0xc0010042);
 277                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\r\n");
 278
 279         }
 280 #endif
 281
 282         needs_reset |= optimize_link_coherent_ht();
 283         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 284         needs_reset |= mcp55_early_setup_x();
 285
 286         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 287         if (needs_reset) {
 288                 print_info("ht reset -\r\n");
 289                 soft_reset();
 290         }
 291         allow_all_aps_stop(bsp_apicid);
 292
 293         //It's the time to set ctrl in sysinfo now;
 294         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 295
 296         enable_smbus();
 297
 298         memreset_setup();
 299
 300         //do we need apci timer, tsc...., only debug need it for better output
 301         /* all ap stopped? */
 302 //        init_timer(); // Need to use TMICT to synconize FID/VID
 303
 304         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 305
 306         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 307
 308 }
 309