src/mainboard/gigabyte/m57sli/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define K8_ALLOCATE_IO_RANGE 1
  23
  24
  25 #if CONFIG_LOGICAL_CPUS==1
  26 #define SET_NB_CFG_54 1
  27 #endif
  28
  29 //used by init_cpus and fidvid
  30 #define SET_FIDVID 1
  31 //if we want to wait for core1 done before DQS training, set it to 0
  32 #define SET_FIDVID_CORE0_ONLY 1
  33
  34 #if CONFIG_K8_REV_F_SUPPORT == 1
  35 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  36 #endif
  37
  38 #include <stdint.h>
  39 #include <string.h>
  40 #include <device/pci_def.h>
  41 #include <device/pci_ids.h>
  42 #include <arch/io.h>
  43 #include <device/pnp_def.h>
  44 #include <arch/romcc_io.h>
  45 #include <cpu/x86/lapic.h>
  46 #include <pc80/mc146818rtc.h>
  47
  48 #include <console/console.h>
  49 #include <usbdebug.h>
  50
  51 #include <cpu/amd/model_fxx_rev.h>
  52
  53 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  54 #include "northbridge/amd/amdk8/raminit.h"
  55 #include "cpu/amd/model_fxx/apic_timer.c"
  56 #include "lib/delay.c"
  57
  58 #include "cpu/x86/lapic/boot_cpu.c"
  59 #include "northbridge/amd/amdk8/reset_test.c"
  60 #include "superio/ite/it8716f/it8716f_early_serial.c"
  61 #include "superio/ite/it8716f/it8716f_early_init.c"
  62
  63 #include "cpu/x86/bist.h"
  64
  65 #include "northbridge/amd/amdk8/debug.c"
  66
  67 #include "cpu/x86/mtrr/earlymtrr.c"
  68
  69 #include "northbridge/amd/amdk8/setup_resource_map.c"
  70
  71 #define SERIAL_DEV PNP_DEV(0x2e, IT8716F_SP1)
  72 #define GPIO_DEV PNP_DEV(0x2e, IT8716F_GPIO)
  73
  74 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  75
  76 static void memreset(int controllers, const struct mem_controller *ctrl)
  77 {
  78 }
  79
  80 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  81 {
  82         /* nothing to do */
  83 }
  84
  85 static inline int spd_read_byte(unsigned device, unsigned address)
  86 {
  87         return smbus_read_byte(device, address);
  88 }
  89
  90 #define MCP55_PCI_E_X_0 0
  91
  92 #define MCP55_MB_SETUP \
  93         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x68,/* GPIO38 PCI_REQ3 */ \
  94         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x68,/* GPIO39 PCI_GNT3 */ \
  95         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x68,/* GPIO40 PCI_GNT2 */ \
  96         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x68,/* GPIO41 PCI_REQ2 */ \
  97         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
  98         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
  99
 100 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 101 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 102
 103
 104
 105 #include "northbridge/amd/amdk8/amdk8_f.h"
 106 #include "northbridge/amd/amdk8/incoherent_ht.c"
 107 #include "northbridge/amd/amdk8/coherent_ht.c"
 108 #include "northbridge/amd/amdk8/raminit_f.c"
 109 #include "lib/generic_sdram.c"
 110
 111 #include "resourcemap.c"
 112
 113 #include "cpu/amd/dualcore/dualcore.c"
 114
 115 #include "cpu/amd/car/post_cache_as_ram.c"
 116
 117 #include "cpu/amd/model_fxx/init_cpus.c"
 118
 119 #include "cpu/amd/model_fxx/fidvid.c"
 120
 121 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 122 #include "northbridge/amd/amdk8/early_ht.c"
 123
 124 static void sio_setup(void)
 125 {
 126         uint32_t dword;
 127         uint8_t byte;
 128
 129         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 130         byte |= 0x20;
 131         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 132
 133         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 134         dword |= (1<<0);
 135         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 136
 137         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 138         dword |= (1<<16);
 139         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 140 }
 141
 142 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 143 {
 144         static const uint16_t spd_addr [] = {
 145                         // Node 0
 146                         (0xa<<3)|0, (0xa<<3)|2, 0, 0,
 147                         (0xa<<3)|1, (0xa<<3)|3, 0, 0,
 148                         // Node 1
 149                         (0xa<<3)|4, (0xa<<3)|6, 0, 0,
 150                         (0xa<<3)|5, (0xa<<3)|7, 0, 0,
 151         };
 152
 153         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE
 154                 + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 155
 156         int needs_reset = 0;
 157         unsigned bsp_apicid = 0;
 158         uint8_t tmp = 0;
 159
 160         if (!cpu_init_detectedx && boot_cpu()) {
 161                 /* Nothing special needs to be done to find bus 0 */
 162                 /* Allow the HT devices to be found */
 163
 164                 enumerate_ht_chain();
 165
 166                 sio_setup();
 167
 168                 /* Setup the mcp55 */
 169                 mcp55_enable_rom();
 170         }
 171
 172         if (bist == 0) {
 173                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 174         }
 175
 176         pnp_enter_ext_func_mode(SERIAL_DEV);
 177         /* The following line will set CLKIN to 24 MHz, external */
 178         pnp_write_config(SERIAL_DEV, IT8716F_CONFIG_REG_CLOCKSEL, 0x11);
 179         tmp = pnp_read_config(SERIAL_DEV, IT8716F_CONFIG_REG_SWSUSP);
 180         /* Is serial flash enabled? Then enable writing to serial flash. */
 181         if (tmp & 0x0e) {
 182                 pnp_write_config(SERIAL_DEV, IT8716F_CONFIG_REG_SWSUSP, tmp | 0x10);
 183                 pnp_set_logical_device(GPIO_DEV);
 184                 /* Set Serial Flash interface to 0x0820 */
 185                 pnp_write_config(GPIO_DEV, 0x64, 0x08);
 186                 pnp_write_config(GPIO_DEV, 0x65, 0x20);
 187                 /* We can get away with not resetting the logical device because
 188                  * it8716f_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE) will do that.
 189                  */
 190         }
 191         it8716f_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 192         pnp_exit_ext_func_mode(SERIAL_DEV);
 193
 194         setup_mb_resource_map();
 195
 196         uart_init();
 197
 198         /* Halt if there was a built in self test failure */
 199         report_bist_failure(bist);
 200
 201 #if CONFIG_USBDEBUG
 202         mcp55_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 203         early_usbdebug_init();
 204 #endif
 205         console_init();
 206         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 207
 208         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\n");
 209
 210 #if CONFIG_MEM_TRAIN_SEQ == 1
 211         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 212 #endif
 213         setup_coherent_ht_domain(); // routing table and start other core0
 214
 215         wait_all_core0_started();
 216 #if CONFIG_LOGICAL_CPUS==1
 217         // It is said that we should start core1 after all core0 launched
 218         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 219          * So here need to make sure last core0 is started, esp for two way system,
 220          * (there may be apic id conflicts in that case)
 221          */
 222         start_other_cores();
 223         wait_all_other_cores_started(bsp_apicid);
 224 #endif
 225
 226         /* it will set up chains and store link pair for optimization later */
 227         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 228
 229 #if SET_FIDVID == 1
 230
 231         {
 232                 msr_t msr;
 233                 msr=rdmsr(0xc0010042);
 234                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 235
 236         }
 237
 238         enable_fid_change();
 239
 240         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 241
 242         init_fidvid_bsp(bsp_apicid);
 243
 244         // show final fid and vid
 245         {
 246                 msr_t msr;
 247                 msr=rdmsr(0xc0010042);
 248                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 249
 250         }
 251 #endif
 252
 253         init_timer(); // Need to use TMICT to synconize FID/VID
 254
 255         needs_reset |= optimize_link_coherent_ht();
 256         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 257         needs_reset |= mcp55_early_setup_x();
 258
 259         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 260         if (needs_reset) {
 261                 print_info("ht reset -\n");
 262                 soft_reset();
 263         }
 264         allow_all_aps_stop(bsp_apicid);
 265
 266         //It's the time to set ctrl in sysinfo now;
 267         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 268
 269         enable_smbus();
 270
 271         /* all ap stopped? */
 272
 273         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 274
 275         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 276
 277 }
 278