src/mainboard/gigabyte/m57sli/cache_as_ram_auto.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define ASSEMBLY 1
  23 #define __ROMCC__
  24
  25 #define RAMINIT_SYSINFO 1
  26
  27 #define K8_ALLOCATE_IO_RANGE 1
  28
  29 #define QRANK_DIMM_SUPPORT 1
  30
  31 #if CONFIG_LOGICAL_CPUS==1
  32 #define SET_NB_CFG_54 1
  33 #endif
  34
  35 //used by init_cpus and fidvid
  36 #define K8_SET_FIDVID 1
  37 //if we want to wait for core1 done before DQS training, set it to 0
  38 #define K8_SET_FIDVID_CORE0_ONLY 1
  39
  40 #if CONFIG_K8_REV_F_SUPPORT == 1
  41 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  42 #endif
  43
  44 #define DBGP_DEFAULT 7
  45
  46 #include <stdint.h>
  47 #include <string.h>
  48 #include <device/pci_def.h>
  49 #include <device/pci_ids.h>
  50 #include <arch/io.h>
  51 #include <device/pnp_def.h>
  52 #include <arch/romcc_io.h>
  53 #include <cpu/x86/lapic.h>
  54 #include "option_table.h"
  55 #include "pc80/mc146818rtc_early.c"
  56
  57 #if CONFIG_USE_FAILOVER_IMAGE==0
  58 #include "pc80/serial.c"
  59 #include "arch/i386/lib/console.c"
  60 #if CONFIG_USBDEBUG_DIRECT
  61 #include "southbridge/nvidia/mcp55/mcp55_enable_usbdebug_direct.c"
  62 #include "pc80/usbdebug_direct_serial.c"
  63 #endif
  64 #include "lib/ramtest.c"
  65
  66 #include <cpu/amd/model_fxx_rev.h>
  67
  68 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  69 #include "northbridge/amd/amdk8/raminit.h"
  70 #include "cpu/amd/model_fxx/apic_timer.c"
  71 #include "lib/delay.c"
  72
  73 #endif
  74
  75 #include "cpu/x86/lapic/boot_cpu.c"
  76 #include "northbridge/amd/amdk8/reset_test.c"
  77 #include "superio/ite/it8716f/it8716f_early_serial.c"
  78 #include "superio/ite/it8716f/it8716f_early_init.c"
  79
  80 #if CONFIG_USE_FAILOVER_IMAGE==0
  81
  82 #include "cpu/x86/bist.h"
  83
  84 #include "northbridge/amd/amdk8/debug.c"
  85
  86 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  87
  88 #include "northbridge/amd/amdk8/setup_resource_map.c"
  89
  90 #define SERIAL_DEV PNP_DEV(0x2e, IT8716F_SP1)
  91 #define GPIO_DEV PNP_DEV(0x2e, IT8716F_GPIO)
  92
  93 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  94
  95 static void memreset_setup(void)
  96 {
  97 }
  98
  99 static void memreset(int controllers, const struct mem_controller *ctrl)
 100 {
 101 }
 102
 103 static inline void activate_spd_rom(const struct mem_controller *ctrl)
 104 {
 105         /* nothing to do */
 106 }
 107
 108 static inline int spd_read_byte(unsigned device, unsigned address)
 109 {
 110         return smbus_read_byte(device, address);
 111 }
 112
 113 #include "northbridge/amd/amdk8/amdk8_f.h"
 114 #include "northbridge/amd/amdk8/coherent_ht.c"
 115
 116 #include "northbridge/amd/amdk8/incoherent_ht.c"
 117
 118 #include "northbridge/amd/amdk8/raminit_f.c"
 119
 120 #include "lib/generic_sdram.c"
 121
 122 #include "resourcemap.c"
 123
 124 #include "cpu/amd/dualcore/dualcore.c"
 125
 126 #define MCP55_NUM 1
 127 #define MCP55_USE_NIC 1
 128 #define MCP55_USE_AZA 1
 129
 130 #define MCP55_PCI_E_X_0 0
 131
 132 #define MCP55_MB_SETUP \
 133         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x68,/* GPIO38 PCI_REQ3 */ \
 134         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x68,/* GPIO39 PCI_GNT3 */ \
 135         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x68,/* GPIO40 PCI_GNT2 */ \
 136         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x68,/* GPIO41 PCI_REQ2 */ \
 137         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 138         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 139
 140 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 141 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 142
 143 #include "cpu/amd/car/copy_and_run.c"
 144
 145 #include "cpu/amd/car/post_cache_as_ram.c"
 146
 147 #include "cpu/amd/model_fxx/init_cpus.c"
 148
 149 #include "cpu/amd/model_fxx/fidvid.c"
 150
 151 #endif
 152
 153 #if ((CONFIG_HAVE_FAILOVER_BOOT==1) && (CONFIG_USE_FAILOVER_IMAGE == 1)) || ((CONFIG_HAVE_FAILOVER_BOOT==0) && (CONFIG_USE_FALLBACK_IMAGE == 1))
 154
 155 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 156 #include "northbridge/amd/amdk8/early_ht.c"
 157
 158
 159 static void sio_setup(void)
 160 {
 161
 162         unsigned value;
 163         uint32_t dword;
 164         uint8_t byte;
 165
 166         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 167         byte |= 0x20;
 168         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 169
 170         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 171         dword |= (1<<0);
 172         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 173
 174         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 175         dword |= (1<<16);
 176         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 177 }
 178
 179 void failover_process(unsigned long bist, unsigned long cpu_init_detectedx)
 180 {
 181         unsigned last_boot_normal_x = last_boot_normal();
 182
 183         /* Is this a cpu only reset? or Is this a secondary cpu? */
 184         if ((cpu_init_detectedx) || (!boot_cpu())) {
 185                 if (last_boot_normal_x) {
 186                         goto normal_image;
 187                 } else {
 188                         goto fallback_image;
 189                 }
 190         }
 191
 192         /* Nothing special needs to be done to find bus 0 */
 193         /* Allow the HT devices to be found */
 194
 195         enumerate_ht_chain();
 196
 197         sio_setup();
 198
 199         /* Setup the mcp55 */
 200         mcp55_enable_rom();
 201
 202         /* Is this a deliberate reset by the bios */
 203         if (bios_reset_detected() && last_boot_normal_x) {
 204                 goto normal_image;
 205         }
 206         /* This is the primary cpu how should I boot? */
 207         else if (do_normal_boot()) {
 208                 goto normal_image;
 209         }
 210         else {
 211                 goto fallback_image;
 212         }
 213  normal_image:
 214         __asm__ volatile ("jmp __normal_image"
 215                 : /* outputs */
 216                 : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 217                 );
 218
 219  fallback_image:
 220 #if CONFIG_HAVE_FAILOVER_BOOT==1
 221         __asm__ volatile ("jmp __fallback_image"
 222                 : /* outputs */
 223                 : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 224                 )
 225 #endif
 226         ;
 227 }
 228 #endif
 229 void real_main(unsigned long bist, unsigned long cpu_init_detectedx);
 230
 231 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 232 {
 233 #if CONFIG_HAVE_FAILOVER_BOOT==1
 234     #if CONFIG_USE_FAILOVER_IMAGE==1
 235         failover_process(bist, cpu_init_detectedx);
 236     #else
 237         real_main(bist, cpu_init_detectedx);
 238     #endif
 239 #else
 240     #if CONFIG_USE_FALLBACK_IMAGE == 1
 241         failover_process(bist, cpu_init_detectedx);
 242     #endif
 243         real_main(bist, cpu_init_detectedx);
 244 #endif
 245 }
 246
 247 #if CONFIG_USE_FAILOVER_IMAGE==0
 248
 249 void real_main(unsigned long bist, unsigned long cpu_init_detectedx)
 250 {
 251         static const uint16_t spd_addr [] = {
 252                         (0xa<<3)|0, (0xa<<3)|2, 0, 0,
 253                         (0xa<<3)|1, (0xa<<3)|3, 0, 0,
 254 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 255                         (0xa<<3)|4, (0xa<<3)|6, 0, 0,
 256                         (0xa<<3)|5, (0xa<<3)|7, 0, 0,
 257 #endif
 258         };
 259
 260         struct sys_info *sysinfo = (CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 261
 262         int needs_reset = 0;
 263         unsigned bsp_apicid = 0;
 264         uint8_t tmp = 0;
 265
 266         if (bist == 0) {
 267                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 268         }
 269
 270         pnp_enter_ext_func_mode(SERIAL_DEV);
 271         /* The following line will set CLKIN to 24 MHz, external */
 272         pnp_write_config(SERIAL_DEV, IT8716F_CONFIG_REG_CLOCKSEL, 0x11);
 273         tmp = pnp_read_config(SERIAL_DEV, IT8716F_CONFIG_REG_SWSUSP);
 274         /* Is serial flash enabled? Then enable writing to serial flash. */
 275         if (tmp & 0x0e) {
 276                 pnp_write_config(SERIAL_DEV, IT8716F_CONFIG_REG_SWSUSP, tmp | 0x10);
 277                 pnp_set_logical_device(GPIO_DEV);
 278                 /* Set Serial Flash interface to 0x0820 */
 279                 pnp_write_config(GPIO_DEV, 0x64, 0x08);
 280                 pnp_write_config(GPIO_DEV, 0x65, 0x20);
 281                 /* We can get away with not resetting the logical device because
 282                  * it8716f_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE) will do that.
 283                  */
 284         }
 285         it8716f_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 286         pnp_exit_ext_func_mode(SERIAL_DEV);
 287
 288         setup_mb_resource_map();
 289
 290         uart_init();
 291
 292         /* Halt if there was a built in self test failure */
 293         report_bist_failure(bist);
 294
 295
 296 #if CONFIG_USBDEBUG_DIRECT
 297         mcp55_enable_usbdebug_direct(DBGP_DEFAULT);
 298         early_usbdebug_direct_init();
 299 #endif
 300         console_init();
 301         print_debug("*sysinfo range: ["); print_debug_hex32(sysinfo); print_debug(",");  print_debug_hex32((unsigned long)sysinfo+sizeof(struct sys_info)); print_debug(")\r\n");
 302
 303         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\r\n");
 304
 305 #if CONFIG_MEM_TRAIN_SEQ == 1
 306         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 307 #endif
 308         setup_coherent_ht_domain(); // routing table and start other core0
 309
 310         wait_all_core0_started();
 311 #if CONFIG_LOGICAL_CPUS==1
 312         // It is said that we should start core1 after all core0 launched
 313         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 314          * So here need to make sure last core0 is started, esp for two way system,
 315          * (there may be apic id conflicts in that case)
 316          */
 317         start_other_cores();
 318         wait_all_other_cores_started(bsp_apicid);
 319 #endif
 320
 321         /* it will set up chains and store link pair for optimization later */
 322         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 323
 324 #if K8_SET_FIDVID == 1
 325
 326         {
 327                 msr_t msr;
 328                 msr=rdmsr(0xc0010042);
 329                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\r\n");
 330
 331         }
 332
 333         enable_fid_change();
 334
 335         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 336
 337         init_fidvid_bsp(bsp_apicid);
 338
 339         // show final fid and vid
 340         {
 341                 msr_t msr;
 342                 msr=rdmsr(0xc0010042);
 343                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\r\n");
 344
 345         }
 346 #endif
 347
 348         needs_reset |= optimize_link_coherent_ht();
 349         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 350         needs_reset |= mcp55_early_setup_x();
 351
 352         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 353         if (needs_reset) {
 354                 print_info("ht reset -\r\n");
 355                 soft_reset();
 356         }
 357         allow_all_aps_stop(bsp_apicid);
 358
 359         //It's the time to set ctrl in sysinfo now;
 360         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 361
 362         enable_smbus();
 363
 364         memreset_setup();
 365
 366         //do we need apci timer, tsc...., only debug need it for better output
 367         /* all ap stopped? */
 368 //        init_timer(); // Need to use TMICT to synconize FID/VID
 369
 370         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 371
 372         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 373
 374 }
 375
 376
 377 #endif