src/mainboard/gigabyte/ga_2761gxdk/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  * Copyright (C) 2007 Silicon Integrated Systems Corp. (SiS)
   7  * Written by Morgan Tsai <my_tsai@sis.com> for SiS.
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License as published by
  11  * the Free Software Foundation; either version 2 of the License, or
  12  * (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  22  */
  23
  24 #if CONFIG_LOGICAL_CPUS==1
  25 #define SET_NB_CFG_54 1
  26 #endif
  27
  28 //used by init_cpus and fidvid
  29 #define SET_FIDVID 1
  30 //if we want to wait for core1 done before DQS training, set it to 0
  31 #define SET_FIDVID_CORE0_ONLY 1
  32
  33 #if CONFIG_K8_REV_F_SUPPORT == 1
  34 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  35 #endif
  36
  37 #include <stdint.h>
  38 #include <string.h>
  39 #include <device/pci_def.h>
  40 #include <device/pci_ids.h>
  41 #include <arch/io.h>
  42 #include <device/pnp_def.h>
  43 #include <arch/romcc_io.h>
  44 #include <cpu/x86/lapic.h>
  45 #include <pc80/mc146818rtc.h>
  46
  47 #include <console/console.h>
  48 #include <usbdebug.h>
  49
  50 #include <cpu/amd/model_fxx_rev.h>
  51
  52 #include "southbridge/sis/sis966/sis966.h"
  53 #include "southbridge/sis/sis966/sis966_early_smbus.c"
  54 #include "southbridge/sis/sis966/sis966_enable_rom.c"
  55 #include "northbridge/amd/amdk8/raminit.h"
  56 #include "cpu/amd/model_fxx/apic_timer.c"
  57 #include "lib/delay.c"
  58
  59 #include "cpu/x86/lapic/boot_cpu.c"
  60 #include "northbridge/amd/amdk8/reset_test.c"
  61 #include "superio/ite/it8716f/it8716f_early_serial.c"
  62 #include "superio/ite/it8716f/it8716f_early_init.c"
  63
  64 #include "cpu/x86/bist.h"
  65
  66 #include "northbridge/amd/amdk8/debug.c"
  67
  68 #include "cpu/x86/mtrr/earlymtrr.c"
  69
  70 #include "northbridge/amd/amdk8/setup_resource_map.c"
  71
  72 #define SERIAL_DEV PNP_DEV(0x2e, IT8716F_SP1)
  73
  74 #include "southbridge/sis/sis966/sis966_early_ctrl.c"
  75
  76 static void memreset(int controllers, const struct mem_controller *ctrl)
  77 {
  78 }
  79
  80 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  81 {
  82         /* nothing to do */
  83 }
  84
  85 static inline int spd_read_byte(unsigned device, unsigned address)
  86 {
  87         return smbus_read_byte(device, address);
  88 }
  89
  90 #include "northbridge/amd/amdk8/amdk8_f.h"
  91 #include "northbridge/amd/amdk8/incoherent_ht.c"
  92 #include "northbridge/amd/amdk8/coherent_ht.c"
  93 #include "northbridge/amd/amdk8/raminit_f.c"
  94 #include "lib/generic_sdram.c"
  95
  96 #include "resourcemap.c"
  97
  98 #include "cpu/amd/dualcore/dualcore.c"
  99
 100 #define SIS966_NUM 1
 101 #define SIS966_USE_NIC 1
 102 #define SIS966_USE_AZA 1
 103
 104 #define SIS966_PCI_E_X_0 0
 105
 106 #define SIS966_MB_SETUP \
 107         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
 108         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
 109         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
 110         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
 111         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 112         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 113
 114 #include "southbridge/sis/sis966/sis966_early_setup_ss.h"
 115
 116 #include "cpu/amd/car/post_cache_as_ram.c"
 117
 118 #include "cpu/amd/model_fxx/init_cpus.c"
 119
 120 #include "cpu/amd/model_fxx/fidvid.c"
 121
 122 #include "northbridge/amd/amdk8/early_ht.c"
 123
 124 static void sio_setup(void)
 125 {
 126         uint32_t dword;
 127         uint8_t byte;
 128
 129         byte = pci_read_config8(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0x7b);
 130         byte |= 0x20;
 131         pci_write_config8(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0x7b, byte);
 132
 133         dword = pci_read_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa0);
 134         dword |= (1<<0);
 135         pci_write_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa0, dword);
 136
 137         dword = pci_read_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa4);
 138         dword |= (1<<16);
 139         pci_write_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa4, dword);
 140 }
 141
 142 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 143 {
 144         static const uint16_t spd_addr [] = {
 145                         // Node 0
 146                         (0xa<<3)|0, (0xa<<3)|2, 0, 0,
 147                         (0xa<<3)|1, (0xa<<3)|3, 0, 0,
 148                         // Node 1
 149                         (0xa<<3)|4, (0xa<<3)|6, 0, 0,
 150                         (0xa<<3)|5, (0xa<<3)|7, 0, 0,
 151         };
 152
 153         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE +
 154                 CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 155
 156         int needs_reset = 0;
 157         unsigned bsp_apicid = 0;
 158
 159         if (!cpu_init_detectedx && boot_cpu()) {
 160                 /* Nothing special needs to be done to find bus 0 */
 161                 /* Allow the HT devices to be found */
 162
 163                 enumerate_ht_chain();
 164
 165                 sio_setup();
 166
 167                 /* Setup the sis966 */
 168                 sis966_enable_rom();
 169         }
 170
 171         if (bist == 0) {
 172                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 173         }
 174
 175         pnp_enter_ext_func_mode(SERIAL_DEV);
 176         pnp_write_config(SERIAL_DEV, 0x23, 0);
 177         it8716f_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 178         pnp_exit_ext_func_mode(SERIAL_DEV);
 179
 180         setup_mb_resource_map();
 181
 182         uart_init();
 183
 184         /* Halt if there was a built in self test failure */
 185         report_bist_failure(bist);
 186
 187 #if CONFIG_USBDEBUG
 188         sis966_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 189         early_usbdebug_init();
 190 #endif
 191         console_init();
 192         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 193
 194         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\n");
 195
 196 #if CONFIG_MEM_TRAIN_SEQ == 1
 197         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 198 #endif
 199         setup_coherent_ht_domain(); // routing table and start other core0
 200
 201         wait_all_core0_started();
 202 #if CONFIG_LOGICAL_CPUS==1
 203         // It is said that we should start core1 after all core0 launched
 204         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 205          * So here need to make sure last core0 is started, esp for two way system,
 206          * (there may be apic id conflicts in that case)
 207          */
 208         start_other_cores();
 209         wait_all_other_cores_started(bsp_apicid);
 210 #endif
 211
 212         /* it will set up chains and store link pair for optimization later */
 213         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 214
 215 #if SET_FIDVID == 1
 216
 217         {
 218                 msr_t msr;
 219                 msr=rdmsr(0xc0010042);
 220                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 221
 222         }
 223
 224         enable_fid_change();
 225
 226         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 227
 228         init_fidvid_bsp(bsp_apicid);
 229
 230         // show final fid and vid
 231         {
 232                 msr_t msr;
 233                 msr=rdmsr(0xc0010042);
 234                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 235
 236         }
 237 #endif
 238
 239         needs_reset |= optimize_link_coherent_ht();
 240         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 241
 242         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 243         if (needs_reset) {
 244                 print_info("ht reset -\n");
 245                 soft_reset();
 246         }
 247         allow_all_aps_stop(bsp_apicid);
 248
 249         //It's the time to set ctrl in sysinfo now;
 250         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 251
 252         sis_init_stage1();
 253         enable_smbus();
 254
 255         //do we need apci timer, tsc...., only debug need it for better output
 256         /* all ap stopped? */
 257 //        init_timer(); // Need to use TMICT to synconize FID/VID
 258
 259         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 260
 261         sis_init_stage2();
 262         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 263
 264 }
 265