src/mainboard/gigabyte/ga_2761gxdk/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  * Copyright (C) 2007 Silicon Integrated Systems Corp. (SiS)
   7  * Written by Morgan Tsai <my_tsai@sis.com> for SiS.
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License as published by
  11  * the Free Software Foundation; either version 2 of the License, or
  12  * (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  22  */
  23
  24 #if CONFIG_LOGICAL_CPUS==1
  25 #define SET_NB_CFG_54 1
  26 #endif
  27
  28 #if CONFIG_K8_REV_F_SUPPORT == 1
  29 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  30 #endif
  31
  32 #include <stdint.h>
  33 #include <string.h>
  34 #include <device/pci_def.h>
  35 #include <device/pci_ids.h>
  36 #include <arch/io.h>
  37 #include <device/pnp_def.h>
  38 #include <arch/romcc_io.h>
  39 #include <cpu/x86/lapic.h>
  40 #include <pc80/mc146818rtc.h>
  41
  42 #include <console/console.h>
  43 #include <usbdebug.h>
  44
  45 #include <cpu/amd/model_fxx_rev.h>
  46
  47 #include "southbridge/sis/sis966/sis966.h"
  48 #include "southbridge/sis/sis966/sis966_early_smbus.c"
  49 #include "southbridge/sis/sis966/sis966_enable_rom.c"
  50 #include "northbridge/amd/amdk8/raminit.h"
  51 #include "cpu/amd/model_fxx/apic_timer.c"
  52 #include "lib/delay.c"
  53
  54 #include "cpu/x86/lapic/boot_cpu.c"
  55 #include "northbridge/amd/amdk8/reset_test.c"
  56 #include "superio/ite/it8716f/it8716f_early_serial.c"
  57 #include "superio/ite/it8716f/it8716f_early_init.c"
  58
  59 #include "cpu/x86/bist.h"
  60
  61 #include "northbridge/amd/amdk8/debug.c"
  62
  63 #include "cpu/x86/mtrr/earlymtrr.c"
  64
  65 #include "northbridge/amd/amdk8/setup_resource_map.c"
  66
  67 #define SERIAL_DEV PNP_DEV(0x2e, IT8716F_SP1)
  68
  69 #include "southbridge/sis/sis966/sis966_early_ctrl.c"
  70
  71 static void memreset(int controllers, const struct mem_controller *ctrl)
  72 {
  73 }
  74
  75 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  76 {
  77         /* nothing to do */
  78 }
  79
  80 static inline int spd_read_byte(unsigned device, unsigned address)
  81 {
  82         return smbus_read_byte(device, address);
  83 }
  84
  85 #include "northbridge/amd/amdk8/amdk8_f.h"
  86 #include "northbridge/amd/amdk8/incoherent_ht.c"
  87 #include "northbridge/amd/amdk8/coherent_ht.c"
  88 #include "northbridge/amd/amdk8/raminit_f.c"
  89 #include "lib/generic_sdram.c"
  90
  91 #include "resourcemap.c"
  92
  93 #include "cpu/amd/dualcore/dualcore.c"
  94
  95 #define SIS966_NUM 1
  96 #define SIS966_USE_NIC 1
  97 #define SIS966_USE_AZA 1
  98
  99 #define SIS966_PCI_E_X_0 0
 100
 101 #define SIS966_MB_SETUP \
 102         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
 103         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
 104         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
 105         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
 106         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 107         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 108
 109 #include "southbridge/sis/sis966/sis966_early_setup_ss.h"
 110
 111 #include "cpu/amd/car/post_cache_as_ram.c"
 112
 113 #include "cpu/amd/model_fxx/init_cpus.c"
 114
 115 #include "cpu/amd/model_fxx/fidvid.c"
 116
 117 #include "northbridge/amd/amdk8/early_ht.c"
 118
 119 static void sio_setup(void)
 120 {
 121         uint32_t dword;
 122         uint8_t byte;
 123
 124         byte = pci_read_config8(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0x7b);
 125         byte |= 0x20;
 126         pci_write_config8(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0x7b, byte);
 127
 128         dword = pci_read_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa0);
 129         dword |= (1<<0);
 130         pci_write_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa0, dword);
 131
 132         dword = pci_read_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa4);
 133         dword |= (1<<16);
 134         pci_write_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa4, dword);
 135 }
 136
 137 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 138 {
 139         static const uint16_t spd_addr [] = {
 140                         // Node 0
 141                         (0xa<<3)|0, (0xa<<3)|2, 0, 0,
 142                         (0xa<<3)|1, (0xa<<3)|3, 0, 0,
 143                         // Node 1
 144                         (0xa<<3)|4, (0xa<<3)|6, 0, 0,
 145                         (0xa<<3)|5, (0xa<<3)|7, 0, 0,
 146         };
 147
 148         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE +
 149                 CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 150
 151         int needs_reset = 0;
 152         unsigned bsp_apicid = 0;
 153
 154         if (!cpu_init_detectedx && boot_cpu()) {
 155                 /* Nothing special needs to be done to find bus 0 */
 156                 /* Allow the HT devices to be found */
 157
 158                 enumerate_ht_chain();
 159
 160                 sio_setup();
 161
 162                 /* Setup the sis966 */
 163                 sis966_enable_rom();
 164         }
 165
 166         if (bist == 0) {
 167                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 168         }
 169
 170         pnp_enter_ext_func_mode(SERIAL_DEV);
 171         pnp_write_config(SERIAL_DEV, 0x23, 0);
 172         it8716f_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 173         pnp_exit_ext_func_mode(SERIAL_DEV);
 174
 175         setup_mb_resource_map();
 176
 177         uart_init();
 178
 179         /* Halt if there was a built in self test failure */
 180         report_bist_failure(bist);
 181
 182 #if CONFIG_USBDEBUG
 183         sis966_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 184         early_usbdebug_init();
 185 #endif
 186         console_init();
 187         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 188
 189         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\n");
 190
 191 #if CONFIG_MEM_TRAIN_SEQ == 1
 192         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 193 #endif
 194         setup_coherent_ht_domain(); // routing table and start other core0
 195
 196         wait_all_core0_started();
 197 #if CONFIG_LOGICAL_CPUS==1
 198         // It is said that we should start core1 after all core0 launched
 199         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 200          * So here need to make sure last core0 is started, esp for two way system,
 201          * (there may be apic id conflicts in that case)
 202          */
 203         start_other_cores();
 204         wait_all_other_cores_started(bsp_apicid);
 205 #endif
 206
 207         /* it will set up chains and store link pair for optimization later */
 208         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 209
 210 #if CONFIG_SET_FIDVID
 211
 212         {
 213                 msr_t msr;
 214                 msr=rdmsr(0xc0010042);
 215                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 216
 217         }
 218
 219         enable_fid_change();
 220
 221         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 222
 223         init_fidvid_bsp(bsp_apicid);
 224
 225         // show final fid and vid
 226         {
 227                 msr_t msr;
 228                 msr=rdmsr(0xc0010042);
 229                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 230
 231         }
 232 #endif
 233
 234         needs_reset |= optimize_link_coherent_ht();
 235         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 236
 237         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 238         if (needs_reset) {
 239                 print_info("ht reset -\n");
 240                 soft_reset();
 241         }
 242         allow_all_aps_stop(bsp_apicid);
 243
 244         //It's the time to set ctrl in sysinfo now;
 245         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 246
 247         sis_init_stage1();
 248         enable_smbus();
 249
 250         //do we need apci timer, tsc...., only debug need it for better output
 251         /* all ap stopped? */
 252 //        init_timer(); // Need to use TMICT to synconize FID/VID
 253
 254         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 255
 256         sis_init_stage2();
 257         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 258
 259 }
 260