src/mainboard/bifferos/bifferboard/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2012 Rudolf Marek <r.marek@assembler.cz>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <stdint.h>
  21 #include <device/pci_def.h>
  22 #include <device/pci_ids.h>
  23 #include <arch/io.h>
  24 #include <device/pnp_def.h>
  25 #include <arch/romcc_io.h>
  26 #include <arch/hlt.h>
  27 #include <pc80/mc146818rtc.h>
  28 #include <console/console.h>
  29 #include <cpu/x86/cache.h>
  30
  31 static void main(void)
  32 {
  33         uint32_t tmp;
  34         post_code(0x05);
  35
  36         /* Set timer1 to pulse generator 15us for memory refresh */
  37         outb(0x54, 0x43);
  38         outb(0x12, 0x41);
  39
  40         /* CPU setup, romcc pukes on invd() */
  41         asm volatile ("invd");
  42         enable_cache();
  43
  44         /* Set serial base */
  45         pci_write_config32(PCI_DEV(0,7,0), 0x54, 0x3f8);
  46         /* serial IRQ disable, LPC disable, COM2 goes to LPC, internal UART for COM1 */
  47         pci_write_config32(PCI_DEV(0,7,0), 0x50, 0x84101012);
  48
  49         console_init();
  50
  51         /* memory init */
  52         pci_write_config32(PCI_DEV(0,0,0), 0x68, 0x6c99f);
  53         pci_write_config32(PCI_DEV(0,0,0), 0x6c, 0x800451);
  54         pci_write_config32(PCI_DEV(0,0,0), 0x70, 0x4000003);
  55
  56         /* memory phase/buffer strength for read and writes */
  57         tmp = pci_read_config32(PCI_DEV(0,0,0), 0x64);
  58         tmp &= 0x0FF00FFFF;
  59         tmp |= 0x790000;
  60         pci_write_config32(PCI_DEV(0,0,0), 0x64, tmp);
  61         /* Route Cseg, Dseg, Eseg and Fseg to RAM */
  62         pci_write_config32(PCI_DEV(0,0,0), 0x84, 0x3ffffff0);
  63 }
  64