src/mainboard/asus/m2v-mx_se/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 AMD
   5  * (Written by Yinghai Lu <yinghailu@amd.com> for AMD)
   6  * Copyright (C) 2006 MSI
   7  * (Written by Bingxun Shi <bingxunshi@gmail.com> for MSI)
   8  * Copyright (C) 2008 Rudolf Marek <r.marek@assembler.cz>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; either version 2 of the License, or
  13  * (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  23  */
  24
  25 #define RAMINIT_SYSINFO 1
  26
  27 #define CACHE_AS_RAM_ADDRESS_DEBUG 0
  28
  29 unsigned int get_sbdn(unsigned bus);
  30
  31 /* Used by raminit. */
  32 #define QRANK_DIMM_SUPPORT 1
  33
  34 /* Used by init_cpus and fidvid */
  35 #define SET_FIDVID 1
  36
  37 /* If we want to wait for core1 done before DQS training, set it to 0. */
  38 #define SET_FIDVID_CORE0_ONLY 1
  39
  40 #if CONFIG_K8_REV_F_SUPPORT == 1
  41 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  42 #endif
  43
  44 #include <stdint.h>
  45 #include <string.h>
  46 #include <device/pci_def.h>
  47 #include <arch/io.h>
  48 #include <device/pnp_def.h>
  49 #include <arch/romcc_io.h>
  50 #include <cpu/amd/mtrr.h>
  51 #include <cpu/x86/lapic.h>
  52 #include "option_table.h"
  53 #include "pc80/mc146818rtc_early.c"
  54 #include "pc80/serial.c"
  55 #include "console/console.c"
  56 #include <cpu/amd/model_fxx_rev.h>
  57 #include "northbridge/amd/amdk8/raminit.h"
  58 #include "cpu/amd/model_fxx/apic_timer.c"
  59 #include "lib/delay.c"
  60 #include "cpu/x86/lapic/boot_cpu.c"
  61 #include "northbridge/amd/amdk8/reset_test.c"
  62 #include "northbridge/amd/amdk8/debug.c"
  63 #include "northbridge/amd/amdk8/early_ht.c"
  64 #include "superio/ite/it8712f/it8712f_early_serial.c"
  65 #include "southbridge/via/vt8237r/vt8237r_early_smbus.c"
  66 #include "cpu/x86/mtrr/earlymtrr.c"
  67 #include "cpu/x86/bist.h"
  68 #include "northbridge/amd/amdk8/setup_resource_map.c"
  69
  70 #define SERIAL_DEV PNP_DEV(0x2e, IT8712F_SP1)
  71 #define WATCHDOG_DEV PNP_DEV(0x2e, IT8712F_GPIO)
  72
  73 static void memreset_setup(void)
  74 {
  75 }
  76
  77 static void memreset(int controllers, const struct mem_controller *ctrl)
  78 {
  79 }
  80
  81 static inline int spd_read_byte(unsigned device, unsigned address)
  82 {
  83         return smbus_read_byte(device, address);
  84 }
  85
  86 void activate_spd_rom(const struct mem_controller *ctrl)
  87 {
  88 }
  89
  90 #define K8_4RANK_DIMM_SUPPORT 1
  91
  92 #include "southbridge/via/k8t890/k8t890_early_car.c"
  93 #include "northbridge/amd/amdk8/amdk8.h"
  94 #include "northbridge/amd/amdk8/raminit_f.c"
  95 #include "northbridge/amd/amdk8/coherent_ht.c"
  96 #include "northbridge/amd/amdk8/incoherent_ht.c"
  97 #include "lib/generic_sdram.c"
  98 #include "cpu/amd/dualcore/dualcore.c"
  99
 100 #include "cpu/amd/car/post_cache_as_ram.c"
 101 #include "cpu/amd/model_fxx/init_cpus.c"
 102
 103 #define SB_VFSMAF 0
 104
 105 /* this function might fail on some K8 CPUs with errata #181 */
 106 static void ldtstop_sb(void)
 107 {
 108         print_debug("toggle LDTSTP#\n");
 109         u8 reg = inb (VT8237R_ACPI_IO_BASE + 0x5c);
 110         reg = reg ^ (1 << 0);
 111         outb(reg, VT8237R_ACPI_IO_BASE + 0x5c);
 112         reg = inb(VT8237R_ACPI_IO_BASE + 0x15);
 113         print_debug("done\n");
 114 }
 115
 116 #include "cpu/amd/model_fxx/fidvid.c"
 117 #include "northbridge/amd/amdk8/resourcemap.c"
 118
 119 void soft_reset(void)
 120 {
 121         uint8_t tmp;
 122
 123         set_bios_reset();
 124         print_debug("soft reset \n");
 125
 126         /* PCI reset */
 127         tmp = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x4f);
 128         tmp |= 0x01;
 129         /* FIXME from S3 set bit1 to disable USB reset VT8237A/S */
 130         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x4f, tmp);
 131
 132         while (1) {
 133                 /* daisy daisy ... */
 134                 hlt();
 135         }
 136 }
 137
 138 unsigned int get_sbdn(unsigned bus)
 139 {
 140         device_t dev;
 141
 142         dev = pci_locate_device_on_bus(PCI_ID(PCI_VENDOR_ID_VIA,
 143                                         PCI_DEVICE_ID_VIA_VT8237R_LPC), bus);
 144         return (dev >> 15) & 0x1f;
 145 }
 146
 147 void sio_init(void)
 148 {
 149
 150 }
 151
 152 void real_main(unsigned long bist, unsigned long cpu_init_detectedx);
 153
 154 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 155 {
 156         real_main(bist, cpu_init_detectedx);
 157 }
 158
 159 void real_main(unsigned long bist, unsigned long cpu_init_detectedx)
 160 {
 161         static const uint16_t spd_addr[] = {
 162                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 163                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 164 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 165                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 166                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 167 #endif
 168         };
 169         unsigned bsp_apicid = 0;
 170         int needs_reset = 0;
 171         struct sys_info *sysinfo =
 172             (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 173
 174         sio_init();
 175         it8712f_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 176         it8712f_kill_watchdog();
 177         it8712f_enable_3vsbsw();
 178         uart_init();
 179         console_init();
 180         enable_rom_decode();
 181
 182         print_info("now booting... real_main\n");
 183
 184         if (bist == 0)
 185                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 186
 187         /* Halt if there was a built in self test failure. */
 188         report_bist_failure(bist);
 189         setup_default_resource_map();
 190         setup_coherent_ht_domain();
 191         wait_all_core0_started();
 192
 193         print_info("now booting... Core0 started\n");
 194
 195 #if CONFIG_LOGICAL_CPUS==1
 196         /* It is said that we should start core1 after all core0 launched. */
 197         start_other_cores();
 198         wait_all_other_cores_started(bsp_apicid);
 199 #endif
 200         init_timer();
 201         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 202
 203         needs_reset = optimize_link_coherent_ht();
 204         print_debug_hex8(needs_reset);
 205         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 206         print_debug_hex8(needs_reset);
 207         needs_reset |= k8t890_early_setup_ht();
 208         print_debug_hex8(needs_reset);
 209
 210         vt8237_early_network_init(NULL);
 211         vt8237_early_spi_init();
 212
 213         if (needs_reset) {
 214                 print_debug_hex8(needs_reset);
 215
 216                 print_debug("Xht reset -\n");
 217                 soft_reset();
 218                 print_debug("NO reset\n");
 219
 220         }
 221
 222         /* the HT settings needs to be OK, because link freq chnage may cause HT disconnect */
 223         /* allow LDT STOP asserts */
 224         vt8237_sb_enable_fid_vid();
 225
 226         enable_fid_change();
 227         print_debug("after enable_fid_change\n");
 228
 229         init_fidvid_bsp(bsp_apicid);
 230
 231         /* Stop the APs so we can start them later in init. */
 232         allow_all_aps_stop(bsp_apicid);
 233
 234         /* It's the time to set ctrl now. */
 235         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 236         enable_smbus();
 237         memreset_setup();
 238         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 239         post_cache_as_ram();
 240 }
 241