src/mainboard/asus/m2v-mx_se/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 AMD
   5  * (Written by Yinghai Lu <yinghailu@amd.com> for AMD)
   6  * Copyright (C) 2006 MSI
   7  * (Written by Bingxun Shi <bingxunshi@gmail.com> for MSI)
   8  * Copyright (C) 2008 Rudolf Marek <r.marek@assembler.cz>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; either version 2 of the License, or
  13  * (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  23  */
  24
  25 unsigned int get_sbdn(unsigned bus);
  26
  27 /* Used by init_cpus and fidvid */
  28 #define SET_FIDVID 1
  29
  30 /* If we want to wait for core1 done before DQS training, set it to 0. */
  31 #define SET_FIDVID_CORE0_ONLY 1
  32
  33 #if CONFIG_K8_REV_F_SUPPORT == 1
  34 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  35 #endif
  36
  37 #include <stdint.h>
  38 #include <string.h>
  39 #include <device/pci_def.h>
  40 #include <arch/io.h>
  41 #include <device/pnp_def.h>
  42 #include <arch/romcc_io.h>
  43 #include <cpu/amd/mtrr.h>
  44 #include <cpu/x86/lapic.h>
  45 #include <pc80/mc146818rtc.h>
  46 #include <console/console.h>
  47 #include <cpu/amd/model_fxx_rev.h>
  48 #include "northbridge/amd/amdk8/raminit.h"
  49 #include "cpu/amd/model_fxx/apic_timer.c"
  50 #include "lib/delay.c"
  51 #include "northbridge/amd/amdk8/reset_test.c"
  52 #include "northbridge/amd/amdk8/debug.c"
  53 #include "superio/ite/it8712f/it8712f_early_serial.c"
  54 #include "southbridge/via/vt8237r/vt8237r_early_smbus.c"
  55 #include "cpu/x86/mtrr/earlymtrr.c"
  56 #include "cpu/x86/bist.h"
  57 #include "northbridge/amd/amdk8/setup_resource_map.c"
  58
  59 #define SERIAL_DEV PNP_DEV(0x2e, IT8712F_SP1)
  60 #define WATCHDOG_DEV PNP_DEV(0x2e, IT8712F_GPIO)
  61
  62 static void memreset(int controllers, const struct mem_controller *ctrl)
  63 {
  64 }
  65
  66 static inline int spd_read_byte(unsigned device, unsigned address)
  67 {
  68         return smbus_read_byte(device, address);
  69 }
  70
  71 static void activate_spd_rom(const struct mem_controller *ctrl)
  72 {
  73 }
  74
  75 // defines S3_NVRAM_EARLY:
  76 #include "southbridge/via/k8t890/k8t890_early_car.c"
  77
  78 #include "northbridge/amd/amdk8/amdk8.h"
  79 #include "northbridge/amd/amdk8/incoherent_ht.c"
  80 #include "northbridge/amd/amdk8/coherent_ht.c"
  81 #include "northbridge/amd/amdk8/raminit_f.c"
  82 #include "lib/generic_sdram.c"
  83
  84 #include "cpu/amd/dualcore/dualcore.c"
  85
  86 #include "cpu/amd/car/post_cache_as_ram.c"
  87 #include "cpu/amd/model_fxx/init_cpus.c"
  88
  89 #define SB_VFSMAF 0
  90
  91 /* this function might fail on some K8 CPUs with errata #181 */
  92 static void ldtstop_sb(void)
  93 {
  94         print_debug("toggle LDTSTP#\n");
  95         u8 reg = inb (VT8237R_ACPI_IO_BASE + 0x5c);
  96         reg = reg ^ (1 << 0);
  97         outb(reg, VT8237R_ACPI_IO_BASE + 0x5c);
  98         reg = inb(VT8237R_ACPI_IO_BASE + 0x15);
  99         print_debug("done\n");
 100 }
 101
 102 #include "cpu/amd/model_fxx/fidvid.c"
 103 #include "northbridge/amd/amdk8/resourcemap.c"
 104
 105 void soft_reset(void)
 106 {
 107         uint8_t tmp;
 108
 109         set_bios_reset();
 110         print_debug("soft reset \n");
 111
 112         /* PCI reset */
 113         tmp = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x4f);
 114         tmp |= 0x01;
 115         /* FIXME from S3 set bit1 to disable USB reset VT8237A/S */
 116         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x4f, tmp);
 117
 118         while (1) {
 119                 /* daisy daisy ... */
 120                 hlt();
 121         }
 122 }
 123
 124 unsigned int get_sbdn(unsigned bus)
 125 {
 126         device_t dev;
 127
 128         dev = pci_locate_device_on_bus(PCI_ID(PCI_VENDOR_ID_VIA,
 129                                         PCI_DEVICE_ID_VIA_VT8237R_LPC), bus);
 130         return (dev >> 15) & 0x1f;
 131 }
 132
 133 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 134 {
 135         static const uint16_t spd_addr[] = {
 136                 // Node 0
 137                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 138                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 139                 // Node 1
 140                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 141                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 142         };
 143         unsigned bsp_apicid = 0;
 144         int needs_reset = 0;
 145         struct sys_info *sysinfo =
 146             (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 147
 148         it8712f_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 149         it8712f_kill_watchdog();
 150         it8712f_enable_3vsbsw();
 151         uart_init();
 152         console_init();
 153         enable_rom_decode();
 154
 155         printk(BIOS_INFO, "now booting... \n");
 156
 157         if (bist == 0)
 158                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 159
 160         /* Halt if there was a built in self test failure. */
 161         report_bist_failure(bist);
 162         setup_default_resource_map();
 163         setup_coherent_ht_domain();
 164         wait_all_core0_started();
 165
 166         printk(BIOS_INFO, "now booting... All core 0 started\n");
 167
 168 #if CONFIG_LOGICAL_CPUS==1
 169         /* It is said that we should start core1 after all core0 launched. */
 170         start_other_cores();
 171         wait_all_other_cores_started(bsp_apicid);
 172 #endif
 173         init_timer();
 174         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 175
 176         needs_reset = optimize_link_coherent_ht();
 177         print_debug_hex8(needs_reset);
 178         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 179         print_debug_hex8(needs_reset);
 180         needs_reset |= k8t890_early_setup_ht();
 181         print_debug_hex8(needs_reset);
 182
 183         vt8237_early_network_init(NULL);
 184         vt8237_early_spi_init();
 185
 186         if (needs_reset) {
 187                 printk(BIOS_DEBUG, "ht reset -\n");
 188                 soft_reset();
 189                 printk(BIOS_DEBUG, "FAILED!\n");
 190         }
 191
 192         /* the HT settings needs to be OK, because link freq chnage may cause HT disconnect */
 193         /* allow LDT STOP asserts */
 194         vt8237_sb_enable_fid_vid();
 195
 196         enable_fid_change();
 197         print_debug("after enable_fid_change\n");
 198
 199         init_fidvid_bsp(bsp_apicid);
 200
 201         /* Stop the APs so we can start them later in init. */
 202         allow_all_aps_stop(bsp_apicid);
 203
 204         /* It's the time to set ctrl now. */
 205         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 206         enable_smbus();
 207         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 208         post_cache_as_ram();
 209 }
 210