src/mainboard/asus/m2v-mx_se/Config.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2007 AMD
   5 ## (Written by Yinghai Lu <yinghailu@amd.com> for AMD)
   6 ## Copyright (C) 2007 Rudolf Marek <r.marek@assembler.cz>
   7 ##
   8 ## This program is free software; you can redistribute it and/or modify
   9 ## it under the terms of the GNU General Public License as published by
  10 ## the Free Software Foundation; either version 2 of the License, or
  11 ## (at your option) any later version.
  12 ##
  13 ## This program is distributed in the hope that it will be useful,
  14 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  15 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16 ## GNU General Public License for more details.
  17 ##
  18 ## You should have received a copy of the GNU General Public License
  19 ## along with this program; if not, write to the Free Software
  20 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  21 ##
  22
  23 if USE_FALLBACK_IMAGE
  24   default ROM_SECTION_SIZE   = FALLBACK_SIZE
  25   default ROM_SECTION_OFFSET = ( ROM_SIZE - FALLBACK_SIZE )
  26 else
  27   default ROM_SECTION_SIZE   = ( ROM_SIZE - FALLBACK_SIZE )
  28   default ROM_SECTION_OFFSET = 0
  29 end
  30
  31 default PAYLOAD_SIZE             = ( ROM_SECTION_SIZE - ROM_IMAGE_SIZE )
  32 default CONFIG_ROM_PAYLOAD_START = (0xffffffff - ROM_SIZE + ROM_SECTION_OFFSET + 1)
  33 default CONFIG_ROM_PAYLOAD       = 1
  34 default _ROMBASE     = (CONFIG_ROM_PAYLOAD_START + PAYLOAD_SIZE)
  35
  36 ##WARNING enable caching of whole ROM during CAR
  37 ##for 512KB flash
  38 default XIP_ROM_SIZE =  0x80000
  39 default XIP_ROM_BASE =  0xffffffff + 1 - XIP_ROM_SIZE
  40
  41 arch i386 end
  42
  43 driver mainboard.o
  44 if HAVE_ACPI_TABLES
  45   object acpi_tables.o
  46   object fadt.o
  47   makerule dsdt.c
  48     depends "$(MAINBOARD)/dsdt.asl"
  49     action  "iasl -p $(PWD)/dsdt -tc $(MAINBOARD)/dsdt.asl"
  50     action  "mv dsdt.hex dsdt.c"
  51   end
  52   object ./dsdt.o
  53 end
  54
  55   if CONFIG_USE_INIT
  56     makerule ./cache_as_ram_auto.o
  57       depends "$(MAINBOARD)/cache_as_ram_auto.c option_table.h"
  58       action "$(CC) $(DISTRO_CFLAGS) $(CFLAGS) $(CPPFLAGS) -I$(TOP)/src -I. -nostdinc -nostdlib -fno-builtin -Wall -Os -c $(MAINBOARD)/cache_as_ram_auto.c -o $@"
  59     end
  60   else
  61     makerule ./cache_as_ram_auto.inc
  62       depends "$(MAINBOARD)/cache_as_ram_auto.c option_table.h"
  63       action "$(CC) $(DISTRO_CFLAGS) $(CFLAGS) $(CPPFLAGS) $(DEBUG_CFLAGS) -I$(TOP)/src -I. -nostdinc -nostdlib -fno-builtin -Wall -Os -c -S $(MAINBOARD)/cache_as_ram_auto.c -o $@"
  64       action "perl -e 's/\.rodata/.rom.data/g' -pi $@"
  65       action "perl -e 's/\.text/.section .rom.text/g' -pi $@"
  66     end
  67   end
  68
  69 if USE_FALLBACK_IMAGE
  70   mainboardinit cpu/x86/16bit/entry16.inc
  71   ldscript /cpu/x86/16bit/entry16.lds
  72   mainboardinit southbridge/via/k8t890/romstrap.inc
  73   ldscript /southbridge/via/k8t890/romstrap.lds
  74 end
  75
  76 mainboardinit cpu/x86/32bit/entry32.inc
  77
  78   if CONFIG_USE_INIT
  79     ldscript /cpu/x86/32bit/entry32.lds
  80   end
  81   if CONFIG_USE_INIT
  82     ldscript /cpu/amd/car/cache_as_ram.lds
  83   end
  84
  85 if USE_FALLBACK_IMAGE
  86   mainboardinit cpu/x86/16bit/reset16.inc
  87   ldscript /cpu/x86/16bit/reset16.lds
  88 else
  89   mainboardinit cpu/x86/32bit/reset32.inc
  90   ldscript /cpu/x86/32bit/reset32.lds
  91 end
  92
  93   mainboardinit cpu/amd/car/cache_as_ram.inc
  94
  95 if USE_FALLBACK_IMAGE
  96     ldscript /arch/i386/lib/failover.lds
  97 end
  98
  99   if CONFIG_USE_INIT
 100     initobject cache_as_ram_auto.o
 101   else
 102     mainboardinit ./cache_as_ram_auto.inc
 103   end
 104
 105 config chip.h
 106
 107 chip northbridge/amd/amdk8/root_complex         # Root complex
 108   device apic_cluster 0 on                      # APIC cluster
 109     chip cpu/amd/socket_AM2                     # CPU
 110       device apic 0 on end                      # APIC
 111     end
 112   end
 113   device pci_domain 0 on                        # PCI domain
 114     chip northbridge/amd/amdk8                  # mc0
 115       device pci 18.0 on                        # Northbridge
 116         # Devices on link 0, link 0 == LDT 0
 117         chip southbridge/via/vt8237r            # Southbridge
 118           register "ide0_enable" = "1"          # Enable IDE channel 0
 119           register "ide1_enable" = "1"          # Enable IDE channel 1
 120           register "ide0_80pin_cable" = "1"     # 80pin cable on IDE channel 0
 121           register "ide1_80pin_cable" = "1"     # 80pin cable on IDE channel 1
 122           register "fn_ctrl_lo" = "0xc0"        # Enable SB functions
 123           register "fn_ctrl_hi" = "0x1d"        # Enable SB functions
 124           device pci 0.0 on end                 # HT
 125           device pci f.1 on end                 # IDE
 126           device pci 11.0 on                    # LPC
 127             chip drivers/generic/generic        # DIMM 0-0-0
 128               device i2c 50 on end
 129             end
 130             chip drivers/generic/generic        # DIMM 0-0-1
 131               device i2c 51 on end
 132             end
 133             chip drivers/generic/generic        # DIMM 0-1-0
 134               device i2c 52 on end
 135             end
 136             chip drivers/generic/generic        # DIMM 0-1-1
 137               device i2c 53 on end
 138             end
 139             chip superio/ite/it8712f            # Super I/O
 140               device pnp 2e.0 on                # Floppy
 141                 io 0x60 = 0x3f0
 142                 irq 0x70 = 6
 143                 drq 0x74 = 2
 144               end
 145               device pnp 2e.1 on                # Com1
 146                 io 0x60 = 0x3f8
 147                 irq 0x70 = 4
 148               end
 149               device pnp 2e.2 off               # Com2
 150                 io 0x60 = 0x2f8
 151                 irq 0x70 = 3
 152               end
 153               device pnp 2e.3 on                # Parallel port
 154                 io 0x60 = 0x378
 155                 irq 0x70 = 7
 156               end
 157               device pnp 2e.4 on                # Environment controller
 158                 io 0x60 = 0x290
 159                 io 0x62 = 0x230
 160                 irq 0x70 = 0x00
 161               end
 162               device pnp 2e.5 off end           # PS/2 keyboard
 163               device pnp 2e.6 off end           # PS/2 mouse
 164               device pnp 2e.7 off end           # GPIO config
 165               device pnp 2e.8 off end           # Midi port
 166               device pnp 2e.9 off end           # Game port
 167               device pnp 2e.a off end           # IR
 168              end
 169            end
 170           device pci 12.0 on end                # VIA LAN
 171           device pci 13.0 on end                # br
 172           device pci 13.1 on end                # br2 need to have it here to discover it
 173         end
 174         chip southbridge/via/k8t890             # "Southbridge" K8M890
 175         end
 176       end
 177       device pci 18.1 on end
 178       device pci 18.2 on end
 179       device pci 18.3 on end
 180     end
 181   end
 182 end