src/mainboard/asus/a8v-e_se/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 AMD
   5  * (Written by Yinghai Lu <yinghailu@amd.com> for AMD)
   6  * Copyright (C) 2006 MSI
   7  * (Written by Bingxun Shi <bingxunshi@gmail.com> for MSI)
   8  * Copyright (C) 2007 Rudolf Marek <r.marek@assembler.cz>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; either version 2 of the License, or
  13  * (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  23  */
  24
  25 #define RAMINIT_SYSINFO 1
  26
  27 #define CACHE_AS_RAM_ADDRESS_DEBUG 0
  28
  29 unsigned int get_sbdn(unsigned bus);
  30
  31 /* Used by raminit. */
  32 #define QRANK_DIMM_SUPPORT 1
  33
  34 /* Used by init_cpus and fidvid */
  35 #define K8_SET_FIDVID 1
  36
  37 /* If we want to wait for core1 done before DQS training, set it to 0. */
  38 #define K8_SET_FIDVID_CORE0_ONLY 1
  39
  40 #include <stdint.h>
  41 #include <string.h>
  42 #include <device/pci_def.h>
  43 #include <arch/io.h>
  44 #include <device/pnp_def.h>
  45 #include <arch/romcc_io.h>
  46 #include <cpu/x86/lapic.h>
  47 #include "option_table.h"
  48 #include "pc80/mc146818rtc_early.c"
  49 #include "pc80/serial.c"
  50 #include "console/console.c"
  51 #include <cpu/amd/model_fxx_rev.h>
  52 #include "northbridge/amd/amdk8/raminit.h"
  53 #include "cpu/amd/model_fxx/apic_timer.c"
  54 #include "lib/delay.c"
  55 #include "cpu/x86/lapic/boot_cpu.c"
  56 #include "northbridge/amd/amdk8/reset_test.c"
  57 #include "northbridge/amd/amdk8/early_ht.c"
  58 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  59 #include "southbridge/via/vt8237r/vt8237r_early_smbus.c"
  60 #include "northbridge/amd/amdk8/debug.c" /* After vt8237r_early_smbus.c! */
  61 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  62 #include "cpu/x86/bist.h"
  63 #include "northbridge/amd/amdk8/setup_resource_map.c"
  64
  65 #define SERIAL_DEV PNP_DEV(0x2e, W83627EHG_SP1)
  66 #define GPIO_DEV PNP_DEV(0x2e, W83627EHG_GPIO_SUSLED)
  67 #define ACPI_DEV PNP_DEV(0x2e, W83627EHG_ACPI)
  68 #define RTC_DEV PNP_DEV(0x2e, W83627EHG_RTC)
  69
  70 static void memreset_setup(void)
  71 {
  72 }
  73
  74 static void memreset(int controllers, const struct mem_controller *ctrl)
  75 {
  76 }
  77
  78 static inline int spd_read_byte(unsigned device, unsigned address)
  79 {
  80         return smbus_read_byte(device, address);
  81 }
  82
  83 void activate_spd_rom(const struct mem_controller *ctrl)
  84 {
  85 }
  86
  87 void soft_reset(void)
  88 {
  89         uint8_t tmp;
  90
  91         set_bios_reset();
  92         print_debug("soft reset \r\n");
  93
  94         /* PCI reset */
  95         tmp = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x4f);
  96         tmp |= 0x01;
  97         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x4f, tmp);
  98
  99         while (1) {
 100                 /* daisy daisy ... */
 101                 hlt();
 102         }
 103 }
 104
 105 #define K8_4RANK_DIMM_SUPPORT 1
 106
 107 #include "northbridge/amd/amdk8/amdk8.h"
 108 #include "northbridge/amd/amdk8/raminit.c"
 109 #include "northbridge/amd/amdk8/coherent_ht.c"
 110 #include "northbridge/amd/amdk8/incoherent_ht.c"
 111 #include "lib/generic_sdram.c"
 112 #include "cpu/amd/dualcore/dualcore.c"
 113 #include "southbridge/via/k8t890/k8t890_early_car.c"
 114 #include "cpu/amd/car/copy_and_run.c"
 115 #include "cpu/amd/car/post_cache_as_ram.c"
 116 #include "cpu/amd/model_fxx/init_cpus.c"
 117 #include "cpu/amd/model_fxx/fidvid.c"
 118 #include "northbridge/amd/amdk8/resourcemap.c"
 119
 120 void hard_reset(void)
 121 {
 122         print_info("NO HARD RESET. FIX ME!\n");
 123 }
 124
 125 unsigned int get_sbdn(unsigned bus)
 126 {
 127         device_t dev;
 128
 129         dev = pci_locate_device_on_bus(PCI_ID(PCI_VENDOR_ID_VIA,
 130                                         PCI_DEVICE_ID_VIA_VT8237R_LPC), bus);
 131         return (dev >> 15) & 0x1f;
 132 }
 133
 134 void sio_init(void)
 135 {
 136         u8 reg;
 137
 138         pnp_enter_ext_func_mode(SERIAL_DEV);
 139         /* We have 24MHz input. */
 140         reg = pnp_read_config(SERIAL_DEV, 0x24);
 141         pnp_write_config(SERIAL_DEV, 0x24, (reg & ~0x40));
 142         /* We have GPIO for KB/MS pin. */
 143         reg = pnp_read_config(SERIAL_DEV, 0x2a);
 144         pnp_write_config(SERIAL_DEV, 0x2a, (reg | 1));
 145         /* We have all RESTOUT and even some reserved bits, too. */
 146         reg = pnp_read_config(SERIAL_DEV, 0x2c);
 147         pnp_write_config(SERIAL_DEV, 0x2c, (reg | 0xf0));
 148         pnp_exit_ext_func_mode(SERIAL_DEV);
 149
 150         pnp_enter_ext_func_mode(ACPI_DEV);
 151         pnp_set_logical_device(ACPI_DEV);
 152         /*
 153          * Set the delay rising time from PWROK_LP to PWROK_ST to
 154          * 300 - 600ms, and 0 to vice versa.
 155          */
 156         reg = pnp_read_config(ACPI_DEV, 0xe6);
 157         pnp_write_config(ACPI_DEV, 0xe6, (reg & 0xf0));
 158         /* 1 Use external suspend clock source 32.768KHz. Undocumented?? */
 159         reg = pnp_read_config(ACPI_DEV, 0xe4);
 160         pnp_write_config(ACPI_DEV, 0xe4, (reg | 0x10));
 161         pnp_exit_ext_func_mode(ACPI_DEV);
 162
 163         pnp_enter_ext_func_mode(GPIO_DEV);
 164         pnp_set_logical_device(GPIO_DEV);
 165         /* Set memory voltage to 2.75V, vcore offset + 100mV, 1.5V chipset voltage. */
 166         pnp_write_config(GPIO_DEV, 0x30, 0x09); /* Enable GPIO 2 & GPIO 5. */
 167         pnp_write_config(GPIO_DEV, 0xe2, 0x00); /* No inversion */
 168         pnp_write_config(GPIO_DEV, 0xe5, 0x00); /* No inversion */
 169         pnp_write_config(GPIO_DEV, 0xe3, 0x03); /* 0000 0011, 0=output 1=input */
 170         pnp_write_config(GPIO_DEV, 0xe0, 0xde); /* 1101 1110, 0=output 1=input */
 171         pnp_write_config(GPIO_DEV, 0xe1, 0x01); /* Set output val. */
 172         pnp_write_config(GPIO_DEV, 0xe4, 0xb4); /* Set output val (1011 0100). */
 173         pnp_exit_ext_func_mode(GPIO_DEV);
 174 }
 175
 176 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 177 {
 178         static const uint16_t spd_addr[] = {
 179                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 180                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 181 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 182                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 183                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 184 #endif
 185         };
 186         unsigned bsp_apicid = 0;
 187         int needs_reset = 0;
 188         struct sys_info *sysinfo =
 189             (CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 190         char *p;
 191
 192         sio_init();
 193         w83627ehg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 194         uart_init();
 195         console_init();
 196         enable_rom_decode();
 197
 198         print_info("now booting... fallback\r\n");
 199
 200         /* Is this a CPU only reset? Or is this a secondary CPU? */
 201         if (!cpu_init_detectedx && boot_cpu()) {
 202                 /* Nothing special needs to be done to find bus 0. */
 203                 /* Allow the HT devices to be found. */
 204                 enumerate_ht_chain();
 205         }
 206
 207         sio_init();
 208         w83627ehg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 209         uart_init();
 210         console_init();
 211         enable_rom_decode();
 212
 213         print_info("now booting... real_main\r\n");
 214
 215         if (bist == 0)
 216                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 217
 218         /* Halt if there was a built in self test failure. */
 219         report_bist_failure(bist);
 220
 221         setup_default_resource_map();
 222         setup_coherent_ht_domain();
 223         wait_all_core0_started();
 224
 225         print_info("now booting... Core0 started\r\n");
 226
 227 #if CONFIG_LOGICAL_CPUS==1
 228         /* It is said that we should start core1 after all core0 launched. */
 229         start_other_cores();
 230         wait_all_other_cores_started(bsp_apicid);
 231 #endif
 232         init_timer();
 233         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 234
 235         needs_reset = optimize_link_coherent_ht();
 236         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 237         needs_reset |= k8t890_early_setup_ht();
 238
 239         if (needs_reset) {
 240                 print_debug("ht reset -\r\n");
 241                 soft_reset();
 242         }
 243
 244         /* the HT settings needs to be OK, because link freq chnage may cause HT disconnect */
 245         enable_fid_change();
 246         init_fidvid_bsp(bsp_apicid);
 247
 248         /* Stop the APs so we can start them later in init. */
 249         allow_all_aps_stop(bsp_apicid);
 250
 251         /* It's the time to set ctrl now. */
 252         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 253
 254         enable_smbus();
 255         memreset_setup();
 256         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 257         post_cache_as_ram();
 258 }
 259