src/mainboard/asus/a8v-e_se/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 AMD
   5  * (Written by Yinghai Lu <yinghailu@amd.com> for AMD)
   6  * Copyright (C) 2006 MSI
   7  * (Written by Bingxun Shi <bingxunshi@gmail.com> for MSI)
   8  * Copyright (C) 2007 Rudolf Marek <r.marek@assembler.cz>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; either version 2 of the License, or
  13  * (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  23  */
  24
  25 unsigned int get_sbdn(unsigned bus);
  26
  27 /* Used by raminit. */
  28 #define QRANK_DIMM_SUPPORT 1
  29
  30 /* Used by init_cpus and fidvid */
  31 #define SET_FIDVID 1
  32
  33 /* If we want to wait for core1 done before DQS training, set it to 0. */
  34 #define SET_FIDVID_CORE0_ONLY 1
  35
  36 #include <stdint.h>
  37 #include <string.h>
  38 #include <device/pci_def.h>
  39 #include <arch/io.h>
  40 #include <device/pnp_def.h>
  41 #include <arch/romcc_io.h>
  42 #include <cpu/x86/lapic.h>
  43 #include <pc80/mc146818rtc.h>
  44 #include <console/console.h>
  45 #include <cpu/amd/model_fxx_rev.h>
  46 #include "northbridge/amd/amdk8/raminit.h"
  47 #include "cpu/amd/model_fxx/apic_timer.c"
  48 #include "lib/delay.c"
  49 #include "cpu/x86/lapic/boot_cpu.c"
  50 #include "northbridge/amd/amdk8/reset_test.c"
  51 #include "northbridge/amd/amdk8/early_ht.c"
  52 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  53 #include "southbridge/via/vt8237r/vt8237r_early_smbus.c"
  54 #include "northbridge/amd/amdk8/debug.c" /* After vt8237r_early_smbus.c! */
  55 #include "cpu/x86/mtrr/earlymtrr.c"
  56 #include "cpu/x86/bist.h"
  57 #include "northbridge/amd/amdk8/setup_resource_map.c"
  58
  59 #define SERIAL_DEV PNP_DEV(0x2e, W83627EHG_SP1)
  60 #define GPIO_DEV PNP_DEV(0x2e, W83627EHG_GPIO_SUSLED)
  61 #define ACPI_DEV PNP_DEV(0x2e, W83627EHG_ACPI)
  62 #define RTC_DEV PNP_DEV(0x2e, W83627EHG_RTC)
  63
  64 static void memreset(int controllers, const struct mem_controller *ctrl)
  65 {
  66 }
  67
  68 static inline int spd_read_byte(unsigned device, unsigned address)
  69 {
  70         return smbus_read_byte(device, address);
  71 }
  72
  73 static void activate_spd_rom(const struct mem_controller *ctrl)
  74 {
  75 }
  76
  77 #include <reset.h>
  78 void soft_reset(void)
  79 {
  80         uint8_t tmp;
  81
  82         set_bios_reset();
  83         print_debug("soft reset \n");
  84
  85         /* PCI reset */
  86         tmp = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x4f);
  87         tmp |= 0x01;
  88         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x4f, tmp);
  89
  90         while (1) {
  91                 /* daisy daisy ... */
  92                 hlt();
  93         }
  94 }
  95
  96 // defines S3_NVRAM_EARLY:
  97 #include "southbridge/via/k8t890/k8t890_early_car.c"
  98
  99 #include "northbridge/amd/amdk8/amdk8.h"
 100 #include "northbridge/amd/amdk8/incoherent_ht.c"
 101 #include "northbridge/amd/amdk8/coherent_ht.c"
 102 #include "northbridge/amd/amdk8/raminit.c"
 103 #include "lib/generic_sdram.c"
 104
 105 #include "cpu/amd/dualcore/dualcore.c"
 106
 107 #include "cpu/amd/car/post_cache_as_ram.c"
 108 #include "cpu/amd/model_fxx/init_cpus.c"
 109 #include "cpu/amd/model_fxx/fidvid.c"
 110 #include "northbridge/amd/amdk8/resourcemap.c"
 111
 112 unsigned int get_sbdn(unsigned bus)
 113 {
 114         device_t dev;
 115
 116         dev = pci_locate_device_on_bus(PCI_ID(PCI_VENDOR_ID_VIA,
 117                                         PCI_DEVICE_ID_VIA_VT8237R_LPC), bus);
 118         return (dev >> 15) & 0x1f;
 119 }
 120
 121 static void sio_init(void)
 122 {
 123         u8 reg;
 124
 125         pnp_enter_ext_func_mode(SERIAL_DEV);
 126         /* We have 24MHz input. */
 127         reg = pnp_read_config(SERIAL_DEV, 0x24);
 128         pnp_write_config(SERIAL_DEV, 0x24, (reg & ~0x40));
 129         /* We have GPIO for KB/MS pin. */
 130         reg = pnp_read_config(SERIAL_DEV, 0x2a);
 131         pnp_write_config(SERIAL_DEV, 0x2a, (reg | 1));
 132         /* We have all RESTOUT and even some reserved bits, too. */
 133         reg = pnp_read_config(SERIAL_DEV, 0x2c);
 134         pnp_write_config(SERIAL_DEV, 0x2c, (reg | 0xf0));
 135         pnp_exit_ext_func_mode(SERIAL_DEV);
 136
 137         pnp_enter_ext_func_mode(ACPI_DEV);
 138         pnp_set_logical_device(ACPI_DEV);
 139         /*
 140          * Set the delay rising time from PWROK_LP to PWROK_ST to
 141          * 300 - 600ms, and 0 to vice versa.
 142          */
 143         reg = pnp_read_config(ACPI_DEV, 0xe6);
 144         pnp_write_config(ACPI_DEV, 0xe6, (reg & 0xf0));
 145         /* 1 Use external suspend clock source 32.768KHz. Undocumented?? */
 146         reg = pnp_read_config(ACPI_DEV, 0xe4);
 147         pnp_write_config(ACPI_DEV, 0xe4, (reg | 0x10));
 148         pnp_exit_ext_func_mode(ACPI_DEV);
 149
 150         pnp_enter_ext_func_mode(GPIO_DEV);
 151         pnp_set_logical_device(GPIO_DEV);
 152         /* Set memory voltage to 2.75V, vcore offset + 100mV, 1.5V chipset voltage. */
 153         pnp_write_config(GPIO_DEV, 0x30, 0x09); /* Enable GPIO 2 & GPIO 5. */
 154         pnp_write_config(GPIO_DEV, 0xe2, 0x00); /* No inversion */
 155         pnp_write_config(GPIO_DEV, 0xe5, 0x00); /* No inversion */
 156         pnp_write_config(GPIO_DEV, 0xe3, 0x03); /* 0000 0011, 0=output 1=input */
 157         pnp_write_config(GPIO_DEV, 0xe0, 0xde); /* 1101 1110, 0=output 1=input */
 158         pnp_write_config(GPIO_DEV, 0xe1, 0x01); /* Set output val. */
 159         pnp_write_config(GPIO_DEV, 0xe4, 0xb4); /* Set output val (1011 0100). */
 160         pnp_exit_ext_func_mode(GPIO_DEV);
 161 }
 162
 163 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 164 {
 165         static const uint16_t spd_addr[] = {
 166                 // Node 0
 167                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 168                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 169                 // Node 1
 170                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 171                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 172         };
 173         unsigned bsp_apicid = 0;
 174         int needs_reset = 0;
 175         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE
 176                 + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 177
 178         sio_init();
 179         w83627ehg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 180         uart_init();
 181         console_init();
 182         enable_rom_decode();
 183
 184         print_info("now booting... fallback\n");
 185
 186         /* Is this a CPU only reset? Or is this a secondary CPU? */
 187         if (!cpu_init_detectedx && boot_cpu()) {
 188                 /* Nothing special needs to be done to find bus 0. */
 189                 /* Allow the HT devices to be found. */
 190                 enumerate_ht_chain();
 191         }
 192
 193         sio_init();
 194         w83627ehg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 195         uart_init();
 196         console_init();
 197         enable_rom_decode();
 198
 199         print_info("now booting... real_main\n");
 200
 201         if (bist == 0)
 202                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 203
 204         /* Halt if there was a built in self test failure. */
 205         report_bist_failure(bist);
 206
 207         setup_default_resource_map();
 208         setup_coherent_ht_domain();
 209         wait_all_core0_started();
 210
 211         print_info("now booting... Core0 started\n");
 212
 213 #if CONFIG_LOGICAL_CPUS==1
 214         /* It is said that we should start core1 after all core0 launched. */
 215         start_other_cores();
 216         wait_all_other_cores_started(bsp_apicid);
 217 #endif
 218         init_timer();
 219         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 220
 221         needs_reset = optimize_link_coherent_ht();
 222         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 223         needs_reset |= k8t890_early_setup_ht();
 224
 225         if (needs_reset) {
 226                 print_debug("ht reset -\n");
 227                 soft_reset();
 228         }
 229
 230         /* the HT settings needs to be OK, because link freq chnage may cause HT disconnect */
 231         enable_fid_change();
 232         init_fidvid_bsp(bsp_apicid);
 233
 234         /* Stop the APs so we can start them later in init. */
 235         allow_all_aps_stop(bsp_apicid);
 236
 237         /* It's the time to set ctrl now. */
 238         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 239
 240         enable_smbus();
 241         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 242         post_cache_as_ram();
 243 }
 244