src/mainboard/asus/a8n_e/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * (Written by Yinghai Lu <yinghailu@amd.com> for AMD)
   6  * Copyright (C) 2007 Philipp Degler <pdegler@rumms.uni-mannheim.de>
   7  * (Thanks to LSRA University of Mannheim for their support)
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License as published by
  11  * the Free Software Foundation; either version 2 of the License, or
  12  * (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  22  */
  23
  24 /* Used by it8712f_enable_serial(). */
  25 #define SERIAL_DEV PNP_DEV(0x2e, IT8712F_SP1)
  26
  27 /* Used by raminit. */
  28 #define QRANK_DIMM_SUPPORT 1
  29
  30 #if CONFIG_LOGICAL_CPUS == 1
  31 #define SET_NB_CFG_54 1
  32 #endif
  33
  34 #include <stdint.h>
  35 #include <string.h>
  36 #include <device/pci_def.h>
  37 #include <arch/io.h>
  38 #include <device/pnp_def.h>
  39 #include <arch/romcc_io.h>
  40 #include <cpu/x86/lapic.h>
  41 #include "option_table.h"
  42 #include "pc80/mc146818rtc_early.c"
  43 #include "cpu/x86/lapic/boot_cpu.c"
  44 #include "northbridge/amd/amdk8/reset_test.c"
  45 #include "superio/ite/it8712f/it8712f_early_serial.c"
  46
  47 /* Used by ck894_early_setup(). */
  48 #define CK804_NUM 1
  49
  50 #include <cpu/amd/model_fxx_rev.h>
  51 #include "pc80/serial.c"
  52 #include "console/console.c"
  53 #include "lib/ramtest.c"
  54 #include "northbridge/amd/amdk8/incoherent_ht.c"
  55 #include "southbridge/nvidia/ck804/ck804_early_smbus.c"
  56 #include "northbridge/amd/amdk8/raminit.h"
  57 #include "cpu/amd/model_fxx/apic_timer.c"
  58 #include "lib/delay.c"
  59 #include "northbridge/amd/amdk8/debug.c"
  60 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  61 #include "cpu/x86/bist.h"
  62 #include "northbridge/amd/amdk8/setup_resource_map.c"
  63 #include "northbridge/amd/amdk8/coherent_ht.c"
  64 #include "cpu/amd/dualcore/dualcore.c"
  65
  66 static void memreset_setup(void)
  67 {
  68         /* Nothing to do. */
  69 }
  70
  71 static void memreset(int controllers, const struct mem_controller *ctrl)
  72 {
  73         /* Nothing to do. */
  74 }
  75
  76 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  77 {
  78         /* Nothing to do. */
  79 }
  80
  81 static inline int spd_read_byte(unsigned device, unsigned address)
  82 {
  83         return smbus_read_byte(device, address);
  84 }
  85
  86 #include "northbridge/amd/amdk8/raminit.c"
  87 #include "lib/generic_sdram.c"
  88 #include "southbridge/nvidia/ck804/ck804_early_setup_ss.h"
  89 #include "southbridge/nvidia/ck804/ck804_early_setup.c"
  90
  91 #include "cpu/amd/car/post_cache_as_ram.c"
  92 #include "cpu/amd/model_fxx/init_cpus.c"
  93
  94 #include "southbridge/nvidia/ck804/ck804_enable_rom.c"
  95 #include "northbridge/amd/amdk8/early_ht.c"
  96
  97 static void sio_setup(void)
  98 {
  99         uint32_t dword;
 100         uint8_t byte;
 101
 102         /* Subject decoding */
 103         byte = pci_read_config8(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0x7b);
 104         byte |= 0x20;
 105         pci_write_config8(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0x7b, byte);
 106
 107         /* LPC Positive Decode 0 */
 108         dword = pci_read_config32(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0xa0);
 109         dword |= (1 << 0) | (1 << 1);   /* Serial 0, Serial 1 */
 110         pci_write_config32(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0xa0, dword);
 111 }
 112
 113 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 114 {
 115         static const uint16_t spd_addr[] = {
 116                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 117                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 118 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 119                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 120                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 121 #endif
 122         };
 123
 124         int needs_reset;
 125         unsigned nodes, bsp_apicid = 0;
 126         struct mem_controller ctrl[8];
 127
 128         if (!cpu_init_detectedx && boot_cpu()) {
 129                 /* Nothing special needs to be done to find bus 0 */
 130                 /* Allow the HT devices to be found */
 131                 enumerate_ht_chain();
 132
 133                 sio_setup();
 134
 135                 /* Setup the ck804 */
 136                 ck804_enable_rom();
 137         }
 138
 139         if (bist == 0)
 140                 bsp_apicid = init_cpus(cpu_init_detectedx);
 141
 142         it8712f_24mhz_clkin();
 143         it8712f_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 144         uart_init();
 145         console_init();
 146
 147         /* Halt if there was a built in self test failure */
 148         report_bist_failure(bist);
 149
 150 #if 0
 151         dump_pci_device(PCI_DEV(0, 0x18, 0));
 152 #endif
 153
 154         needs_reset = setup_coherent_ht_domain();
 155
 156         wait_all_core0_started();
 157 #if CONFIG_LOGICAL_CPUS==1
 158         /* It is said that we should start core1 after all core0 launched. */
 159         start_other_cores();
 160         wait_all_other_cores_started(bsp_apicid);
 161 #endif
 162
 163         needs_reset |= ht_setup_chains_x();
 164         needs_reset |= ck804_early_setup_x();
 165
 166         if (needs_reset) {
 167                 print_info("ht reset -\n");
 168                 soft_reset();
 169         }
 170
 171         allow_all_aps_stop(bsp_apicid);
 172
 173         nodes = get_nodes();
 174         /* It's the time to set ctrl now. */
 175         fill_mem_ctrl(nodes, ctrl, spd_addr);
 176
 177         enable_smbus();
 178
 179 #if 0
 180         dump_spd_registers(&ctrl[0]);
 181         dump_smbus_registers();
 182 #endif
 183
 184         memreset_setup();
 185         sdram_initialize(nodes, ctrl);
 186
 187 #if 0
 188         print_pci_devices();
 189         dump_pci_devices();
 190 #endif
 191
 192         post_cache_as_ram();
 193 }
 194