src/mainboard/artecgroup/dbe61/cache_as_ram_auto.c

   1 /*
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   3  *
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   5  *
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  15  *
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  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #define ASSEMBLY 1
  22
  23 #include <stdint.h>
  24 #include <device/pci_def.h>
  25 #include <arch/io.h>
  26 #include <device/pnp_def.h>
  27 #include <arch/romcc_io.h>
  28 #include <arch/hlt.h>
  29 #include <stdlib.h>
  30 #include "pc80/serial.c"
  31 #include "arch/i386/lib/console.c"
  32 #include "lib/ramtest.c"
  33 #include "cpu/x86/bist.h"
  34 #include "cpu/x86/msr.h"
  35 #include <cpu/amd/lxdef.h>
  36 #include <cpu/amd/geode_post_code.h>
  37 #include "southbridge/amd/cs5536/cs5536.h"
  38 #include "spd_table.h"
  39
  40
  41 #define POST_CODE(x) outb(x, 0x80)
  42
  43 #include "southbridge/amd/cs5536/cs5536_early_smbus.c"
  44 #include "southbridge/amd/cs5536/cs5536_early_setup.c"
  45
  46 #define DIMM0 0xA0
  47 #define DIMM1 0xA2
  48
  49
  50 static int spd_read_byte(unsigned device, unsigned address)
  51 {
  52         int i;
  53
  54         if (device == DIMM0){
  55                 for (i=0; i < (ARRAY_SIZE(spd_table)); i++){
  56                         if (spd_table[i].address == address){
  57                                 return spd_table[i].data;
  58                         }
  59                 }
  60         }
  61
  62         /* returns 0xFF on any failures */
  63         return 0xFF;
  64 }
  65
  66 #define ManualConf 0            /* Do automatic strapped PLL config */
  67 /* CPU and GLIU mult/div 500/266*/
  68 #define PLLMSRhi 0x0000039C /* 33MHz PCI, 0x000003DD for 66MHz PCI */
  69 /* Hold Count - how long we will sit in reset */
  70 #define PLLMSRlo 0x00DE6000
  71
  72 #include "northbridge/amd/lx/raminit.h"
  73 #include "northbridge/amd/lx/pll_reset.c"
  74 #include "northbridge/amd/lx/raminit.c"
  75 #include "lib/generic_sdram.c"
  76 #include "cpu/amd/model_lx/cpureginit.c"
  77 #include "cpu/amd/model_lx/syspreinit.c"
  78
  79 static void msr_init(void)
  80 {
  81         msr_t msr;
  82         /* Setup access to the cache for under 1MB. */
  83         msr.hi = 0x24fffc02;
  84         msr.lo = 0x1000A000;    /* 0-A0000 write back */
  85         wrmsr(CPU_RCONF_DEFAULT, msr);
  86
  87         msr.hi = 0x0;           /* write back */
  88         msr.lo = 0x0;
  89         wrmsr(CPU_RCONF_A0_BF, msr);
  90         wrmsr(CPU_RCONF_C0_DF, msr);
  91         wrmsr(CPU_RCONF_E0_FF, msr);
  92
  93         /* Setup access to the cache for under 640K. Note MC not setup yet. */
  94         msr.hi = 0x20000000;
  95         msr.lo = 0xfff80;
  96         wrmsr(MSR_GLIU0 + 0x20, msr);
  97
  98         msr.hi = 0x20000000;
  99         msr.lo = 0x80fffe0;
 100         wrmsr(MSR_GLIU0 + 0x21, msr);
 101
 102         msr.hi = 0x20000000;
 103         msr.lo = 0xfff80;
 104         wrmsr(MSR_GLIU1 + 0x20, msr);
 105
 106         msr.hi = 0x20000000;
 107         msr.lo = 0x80fffe0;
 108         wrmsr(MSR_GLIU1 + 0x21, msr);
 109
 110 }
 111
 112 static void mb_gpio_init(void)
 113 {
 114         /* Early mainboard specific GPIO setup */
 115 }
 116
 117 static void cs5536_setup_onchipuart2(void)
 118 {
 119         msr_t msr;
 120
 121         /* GPIO4 - UART2_TX */
 122         /* Set: Output Enable  (0x4) */
 123         outl(GPIOL_4_SET, GPIO_IO_BASE + GPIOL_OUTPUT_ENABLE);
 124         /* Set: OUTAUX1 Select (0x10) */
 125         outl(GPIOL_4_SET, GPIO_IO_BASE + GPIOL_OUT_AUX1_SELECT);
 126         /* GPIO4 - UART2_RX */
 127         /* Set: Input Enable   (0x20) */
 128         outl(GPIOL_3_SET, GPIO_IO_BASE + GPIOL_INPUT_ENABLE);
 129         /* Set: INAUX1 Select  (0x34) */
 130         outl(GPIOL_3_SET, GPIO_IO_BASE + GPIOL_IN_AUX1_SELECT);
 131
 132         /* Set: GPIO 3 + 3 Pull Up  (0x18) */
 133         outl(GPIOL_3_SET | GPIOL_4_SET, GPIO_IO_BASE + GPIOL_PULLUP_ENABLE);
 134
 135         /* set address to 3F8 */
 136         msr = rdmsr(MDD_LEG_IO);
 137         msr.lo |= 0x7 << 20;
 138         wrmsr(MDD_LEG_IO, msr);
 139
 140         /* Bit 1 = DEVEN (device enable)
 141          * Bit 4 = EN_BANKS (allow access to the upper banks
 142          */
 143         msr.lo = (1 << 4) | (1 << 1);
 144         msr.hi = 0;
 145
 146         /* enable COM2 */
 147         wrmsr(MDD_UART2_CONF, msr);
 148 }
 149
 150 void cache_as_ram_main(void)
 151 {
 152         POST_CODE(0x01);
 153
 154         static const struct mem_controller memctrl[] = {
 155                 {.channel0 = {(0xa << 3) | 0, (0xa << 3) | 1}}
 156         };
 157
 158         SystemPreInit();
 159         msr_init();
 160
 161         cs5536_early_setup();
 162
 163         /* NOTE: must do this AFTER the early_setup!
 164          * it is counting on some early MSR setup
 165          * for cs5536
 166          */
 167         /* cs5536_disable_internal_uart  disable them. Set them up now... */
 168         cs5536_setup_onchipuart2(); /* dbe61 uses UART2 as COM1 */
 169         mb_gpio_init();
 170         uart_init();
 171         console_init();
 172
 173         pll_reset(ManualConf);
 174
 175         cpuRegInit();
 176
 177         sdram_initialize(1, memctrl);
 178
 179         /* Dump memory configuratation */
 180         /*{
 181         msr_t msr;
 182         msr = rdmsr(MC_CF07_DATA);
 183         print_debug("MC_CF07_DATA: ");
 184         print_debug_hex32(MC_CF07_DATA);
 185         print_debug(" value is: ");
 186         print_debug_hex32(msr.hi);
 187         print_debug(":");
 188         print_debug_hex32(msr.lo);
 189         print_debug(" \n");
 190
 191         msr = rdmsr(MC_CF1017_DATA);
 192         print_debug("MC_CF1017_DATA: ");
 193         print_debug_hex32(MC_CF1017_DATA);
 194         print_debug(" value is: ");
 195         print_debug_hex32(msr.hi);
 196         print_debug(":");
 197         print_debug_hex32(msr.lo);
 198         print_debug(" \n");
 199
 200         msr = rdmsr(MC_CF8F_DATA);
 201         print_debug("MC_CF8F_DATA: ");
 202         print_debug_hex32(MC_CF8F_DATA);
 203         print_debug(" value is: ");
 204         print_debug_hex32(msr.hi);
 205         print_debug(":");
 206         print_debug_hex32(msr.lo);
 207         msr = rdmsr(MC_CF8F_DATA);
 208         print_debug(" \n");
 209         }*/
 210
 211         /* Check memory. */
 212         /* ram_check(0x00000000, 640 * 1024); */
 213
 214         /* Memory is setup. Return to cache_as_ram.inc and continue to boot */
 215         return;
 216 }