src/mainboard/artecgroup/dbe61/Config.lb

   1 ## CONFIG_XIP_ROM_SIZE must be a power of 2.
   2 default CONFIG_XIP_ROM_SIZE = 64 * 1024
   3 include /config/nofailovercalculation.lb
   4
   5 ##
   6 ## Set all of the defaults for an x86 architecture
   7 ##
   8
   9 arch i386 end
  10
  11 ##
  12 ## Build the objects we have code for in this directory.
  13 ##
  14
  15 driver mainboard.o
  16
  17 if CONFIG_GENERATE_PIRQ_TABLE object irq_tables.o end
  18 #object reset.o
  19
  20         #compile cache_as_ram.c to auto.inc
  21         makerule ./cache_as_ram_auto.inc
  22                         depends "$(CONFIG_MAINBOARD)/cache_as_ram_auto.c option_table.h"
  23                         action "$(CC) $(DISTRO_CFLAGS) $(CFLAGS) $(CPPFLAGS) $(DEBUG_CFLAGS) -I$(TOP)/src -I. -c -S $(CONFIG_MAINBOARD)/cache_as_ram_auto.c -o $@"
  24                         action "perl -e 's/\.rodata/.rom.data/g' -pi $@"
  25                         action "perl -e 's/\.text/.section .rom.text/g' -pi $@"
  26         end
  27
  28 ##
  29 ## Build our 16 bit and 32 bit coreboot entry code
  30 ##
  31 mainboardinit cpu/x86/16bit/entry16.inc
  32 mainboardinit cpu/x86/32bit/entry32.inc
  33 ldscript /cpu/x86/16bit/entry16.lds
  34 ldscript /cpu/x86/32bit/entry32.lds
  35
  36 ##
  37 ## Build our reset vector (This is where coreboot is entered)
  38 ##
  39 if CONFIG_USE_FALLBACK_IMAGE
  40         mainboardinit cpu/x86/16bit/reset16.inc
  41         ldscript /cpu/x86/16bit/reset16.lds
  42 else
  43         mainboardinit cpu/x86/32bit/reset32.inc
  44         ldscript /cpu/x86/32bit/reset32.lds
  45 end
  46
  47 ### Should this be in the northbridge code?
  48 mainboardinit arch/i386/lib/cpu_reset.inc
  49
  50 ##
  51 ## Include an id string (For safe flashing)
  52 ##
  53 mainboardinit arch/i386/lib/id.inc
  54 ldscript /arch/i386/lib/id.lds
  55
  56 ###
  57 ### This is the early phase of coreboot startup
  58 ### Things are delicate and we test to see if we should
  59 ### failover to another image.
  60 ###
  61 if CONFIG_USE_FALLBACK_IMAGE
  62         ldscript /arch/i386/lib/failover.lds
  63 #       mainboardinit ./failover.inc
  64 end
  65
  66 ###
  67 ### O.k. We aren't just an intermediary anymore!
  68 ###
  69
  70 ##
  71 ## Setup RAM
  72 ##
  73 mainboardinit cpu/x86/fpu/enable_fpu.inc
  74
  75         mainboardinit cpu/amd/model_lx/cache_as_ram.inc
  76         mainboardinit ./cache_as_ram_auto.inc
  77
  78 ##
  79 ## Include the secondary Configuration files
  80 ##
  81 dir /pc80
  82 config chip.h
  83
  84 chip northbridge/amd/lx
  85         device pci_domain 0 on
  86                 device pci 1.0 on end   # Northbridge
  87                 device pci 1.1 on end   # Graphics
  88                 chip southbridge/amd/cs5536
  89                         # IRQ 12 and 1 unmasked,  Keyboard and Mouse IRQs. OK
  90                         # SIRQ Mode = Active(Quiet) mode. Save power....
  91                         # Invert mask = IRQ 12 and 1 are active high. Keyboard and Mouse IRQs. OK
  92                         register "lpc_serirq_enable" = "0x00001002"
  93                         register "lpc_serirq_polarity" = "0x0000EFFD"
  94                         register "lpc_serirq_mode" = "1"
  95                         register "enable_gpio_int_route" = "0x0D0C0700"
  96                         register "enable_ide_nand_flash" = "0" # 0:ide mode, 1:flash
  97                         register "enable_USBP4_device" = "0"    #0: host, 1:device
  98                         register "enable_USBP4_overcurrent" = "0" #0:off, xxxx:overcurrent setting CS5536 Data Book (pages 380-381)
  99                         register "com1_enable" = "0"
 100                         register "com1_address" = "0x2F8"
 101                         register "com1_irq" = "3"
 102                         register "com2_enable" = "1"
 103                         register "com2_address" = "0x3F8"
 104                         register "com2_irq" = "4"
 105                         register "unwanted_vpci[0]" = "0"       # End of list has a zero
 106                         device pci b.0 on end   # Slot 3
 107                         device pci c.0 on end   # Slot 4
 108                         device pci d.0 on end   # Slot 1
 109                         device pci e.0 on end   # Slot 2
 110                         device pci f.0 on end   # ISA Bridge
 111                         device pci f.2 on end   # IDE Controller
 112                         device pci f.3 on end   # Audio
 113                         device pci f.4 on end   # OHCI
 114                         device pci f.5 on end   # EHCI
 115                 end
 116         end
 117         # APIC cluster is late CPU init.
 118         device apic_cluster 0 on
 119                 chip cpu/amd/model_lx
 120                         device apic 0 on end
 121                 end
 122         end
 123
 124 end
 125