src/mainboard/amd/solo/auto.c

   1 #define ASSEMBLY 1
   2 #include <stdint.h>
   3 #include <device/pci_def.h>
   4 #include <arch/io.h>
   5 #include <device/pnp_def.h>
   6 #include <arch/romcc_io.h>
   7 #include <cpu/x86/lapic.h>
   8 #include <arch/cpu.h>
   9 #include "option_table.h"
  10 #include "pc80/mc146818rtc_early.c"
  11 #include "pc80/serial.c"
  12 #include "arch/i386/lib/console.c"
  13 #include "ram/ramtest.c"
  14 #include "southbridge/amd/amd8111/amd8111_early_smbus.c"
  15 #include "northbridge/amd/amdk8/raminit.h"
  16 #include "cpu/amd/model_fxx/apic_timer.c"
  17 #include "lib/delay.c"
  18 #include "cpu/x86/lapic/boot_cpu.c"
  19 #include "northbridge/amd/amdk8/reset_test.c"
  20 #include "northbridge/amd/amdk8/debug.c"
  21 #include <cpu/amd/model_fxx_rev.h>
  22 #include "superio/nsc/pc87360/pc87360_early_serial.c"
  23 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  24 #include "cpu/x86/bist.h"
  25
  26 #define SERIAL_DEV PNP_DEV(0x2e, PC87360_SP1)
  27
  28 static void hard_reset(void)
  29 {
  30         set_bios_reset();
  31
  32         /* enable cf9 */
  33         pci_write_config8(PCI_DEV(0, 0x05, 3), 0x41, 0xf1);
  34         /* reset */
  35         outb(0x0e, 0x0cf9);
  36 }
  37
  38 static void soft_reset(void)
  39 {
  40         set_bios_reset();
  41         pci_write_config8(PCI_DEV(0, 0x05, 0), 0x47, 1);
  42 }
  43
  44 static void memreset_setup(void)
  45 {
  46         if (is_cpu_pre_c0()) {
  47                 /* Set the memreset low */
  48                 outb((0 << 7) | (0 << 6) | (0 << 5) | (0 << 4) | (1 << 2) |
  49                      (0 << 0), SMBUS_IO_BASE + 0xc0 + 28);
  50                 /* Ensure the BIOS has control of the memory lines */
  51                 outb((0 << 7) | (0 << 6) | (0 << 5) | (0 << 4) | (1 << 2) |
  52                      (0 << 0), SMBUS_IO_BASE + 0xc0 + 29);
  53         } else {
  54                 /* Ensure the CPU has controll of the memory lines */
  55                 outb((0 << 7) | (0 << 6) | (0 << 5) | (0 << 4) | (1 << 2) |
  56                      (1 << 0), SMBUS_IO_BASE + 0xc0 + 29);
  57         }
  58 }
  59
  60 static void memreset(int controllers, const struct mem_controller *ctrl)
  61 {
  62         if (is_cpu_pre_c0()) {
  63                 udelay(800);
  64                 /* Set memreset_high */
  65                 outb((0 << 7) | (0 << 6) | (0 << 5) | (0 << 4) | (1 << 2) |
  66                      (1 << 0), SMBUS_IO_BASE + 0xc0 + 28);
  67                 udelay(90);
  68         }
  69 }
  70
  71 static unsigned int generate_row(uint8_t node, uint8_t row,
  72                                  uint8_t maxnodes)
  73 {
  74         /* since the AMD Solo is a UP only machine, we can
  75          * always return the default row entry value
  76          */
  77         return 0x00010101;      /* default row entry */
  78 }
  79
  80 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  81 {
  82         /* nothing to do */
  83 }
  84
  85 static inline int spd_read_byte(unsigned device, unsigned address)
  86 {
  87         return smbus_read_byte(device, address);
  88 }
  89
  90 #include "northbridge/amd/amdk8/raminit.c"
  91 #include "northbridge/amd/amdk8/coherent_ht.c"
  92 #include "northbridge/amd/amdk8/incoherent_ht.c"
  93 #include "cpu/amd/dualcore/dualcore.c"
  94 #include "sdram/generic_sdram.c"
  95 #include "northbridge/amd/amdk8/resourcemap.c"
  96
  97 static void main(unsigned long bist)
  98 {
  99         static const struct mem_controller cpu[] = {
 100                 {
 101                  .node_id = 0,
 102                  .f0 = PCI_DEV(0, 0x18, 0),
 103                  .f1 = PCI_DEV(0, 0x18, 1),
 104                  .f2 = PCI_DEV(0, 0x18, 2),
 105                  .f3 = PCI_DEV(0, 0x18, 3),
 106                  .channel0 = {(0xa << 3) | 0, (0xa << 3) | 1, 0, 0},
 107                  .channel1 = {0, 0, 0, 0},
 108                  }
 109         };
 110
 111         int needs_reset;
 112         unsigned nodeid;
 113
 114         if (bist == 0) {
 115                 k8_init_and_stop_secondaries();
 116         }
 117
 118         /* Setup the console */
 119         pc87360_enable_serial(SERIAL_DEV, TTYS0_BASE);
 120         uart_init();
 121         console_init();
 122
 123         /* Halt if there was a built in self test failure */
 124         report_bist_failure(bist);
 125
 126         setup_default_resource_map();
 127         needs_reset = setup_coherent_ht_domain();
 128         needs_reset |= ht_setup_chain(PCI_DEV(0, 0x18, 0), 0x80);
 129         if (needs_reset) {
 130                 print_info("ht reset -\r\n");
 131                 soft_reset();
 132         }
 133
 134 #if 0
 135         print_pci_devices();
 136 #endif
 137         enable_smbus();
 138 #if 0
 139         dump_spd_registers(&cpu[0]);
 140 #endif
 141
 142         memreset_setup();
 143         sdram_initialize(sizeof(cpu) / sizeof(cpu[0]), cpu);
 144
 145 #if 0
 146         dump_pci_devices();
 147         dump_pci_device(PCI_DEV(0, 0x18, 2));
 148
 149         /* Check the first 1M */
 150         ram_check(0x00000000, 0x000100000);
 151 #endif
 152 }