src/mainboard/amd/serengeti_cheetah_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #define SYSTEM_TYPE 0   /* SERVER */
  21 //#define SYSTEM_TYPE 1 /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 #define RAMINIT_SYSINFO 1
  25 #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  26
  27 #define SET_NB_CFG_54 1
  28
  29 //used by raminit
  30 #define QRANK_DIMM_SUPPORT 1
  31
  32 //used by incoherent_ht
  33 #define FAM10_SCAN_PCI_BUS 0
  34 #define FAM10_ALLOCATE_IO_RANGE 0
  35
  36 //used by init_cpus and fidvid
  37 #define SET_FIDVID 1
  38 #define SET_FIDVID_CORE_RANGE 0
  39
  40 #include <stdint.h>
  41 #include <string.h>
  42 #include <device/pci_def.h>
  43 #include <device/pci_ids.h>
  44 #include <arch/io.h>
  45 #include <device/pnp_def.h>
  46 #include <arch/romcc_io.h>
  47 #include <cpu/x86/lapic.h>
  48 #include "option_table.h"
  49 #include "pc80/mc146818rtc_early.c"
  50 #include "console/console.c"
  51 #include "pc80/serial.c"
  52 #include "lib/ramtest.c"
  53 #include <cpu/amd/model_10xxx_rev.h>
  54 #include "southbridge/amd/amd8111/amd8111_early_smbus.c"
  55 #include "northbridge/amd/amdfam10/raminit.h"
  56 #include "northbridge/amd/amdfam10/amdfam10.h"
  57
  58 #include "cpu/x86/lapic/boot_cpu.c"
  59 #include "northbridge/amd/amdfam10/reset_test.c"
  60
  61 #include <console/loglevel.h>
  62 #if 0
  63 void die(const char *msg);
  64 int do_printk(int msg_level, const char *fmt, ...) __attribute__((format(printf, 2, 3)));
  65 #define printk(BIOS_EMERG, fmt, arg...)   do_printk(BIOS_EMERG   ,fmt, ##arg)
  66 #endif
  67 #include "cpu/x86/bist.h"
  68
  69 #include "northbridge/amd/amdfam10/debug.c"
  70 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  71 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  72 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  73
  74 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  75 #include "southbridge/amd/amd8111/amd8111_early_ctrl.c"
  76
  77 static void memreset_setup(void)
  78 {
  79         //GPIO on amd8111 to enable MEMRST ????
  80         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 16); // REVC_MEMRST_EN=1
  81         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 17);
  82 }
  83
  84 static void memreset(int controllers, const struct mem_controller *ctrl)
  85 {
  86 }
  87
  88 static void activate_spd_rom(const struct mem_controller *ctrl)
  89 {
  90 #define SMBUS_HUB 0x18
  91         int ret,i;
  92         u8 device = ctrl->spd_switch_addr;
  93
  94         printk(BIOS_DEBUG, "switch i2c to : %02x for node %02x \n", device, ctrl->node_id);
  95
  96         /* the very first write always get COL_STS=1 and ABRT_STS=1, so try another time*/
  97         i=2;
  98         do {
  99                 ret = smbus_write_byte(SMBUS_HUB, 0x01, (1<<(device & 0x7)));
 100         } while ((ret!=0) && (i-->0));
 101         smbus_write_byte(SMBUS_HUB, 0x03, 0);
 102 }
 103
 104 static int spd_read_byte(u32 device, u32 address)
 105 {
 106         int result;
 107         result = smbus_read_byte(device, address);
 108         return result;
 109 }
 110
 111 #include "northbridge/amd/amdfam10/amdfam10.h"
 112 #include "northbridge/amd/amdht/ht_wrapper.c"
 113
 114 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
 115 #include "northbridge/amd/amdfam10/raminit_amdmct.c"
 116 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
 117
 118 #include "resourcemap.c"
 119 #include "cpu/amd/quadcore/quadcore.c"
 120
 121 #include "cpu/amd/car/post_cache_as_ram.c"
 122 #include "cpu/amd/model_10xxx/init_cpus.c"
 123 #include "cpu/amd/model_10xxx/fidvid.c"
 124
 125 #include "southbridge/amd/amd8111/amd8111_enable_rom.c"
 126 #include "northbridge/amd/amdfam10/early_ht.c"
 127
 128 #include "spd_addr.h"
 129 #include "cpu/amd/microcode/microcode.c"
 130 #include "cpu/amd/model_10xxx/update_microcode.c"
 131
 132 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 133 {
 134
 135         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 136         u32 bsp_apicid = 0;
 137         u32 val;
 138         msr_t msr;
 139
 140         if (!cpu_init_detectedx && boot_cpu()) {
 141                 /* Nothing special needs to be done to find bus 0 */
 142                 /* Allow the HT devices to be found */
 143                 /* mov bsp to bus 0xff when > 8 nodes */
 144                 set_bsp_node_CHtExtNodeCfgEn();
 145                 enumerate_ht_chain();
 146
 147                 /* Setup the rom access for 4M */
 148                 amd8111_enable_rom();
 149         }
 150
 151         post_code(0x30);
 152
 153         if (bist == 0) {
 154                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 155                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 156         }
 157
 158         post_code(0x32);
 159
 160         w83627hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 161         uart_init();
 162         console_init();
 163         printk(BIOS_DEBUG, "\n");
 164
 165 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 166
 167         /* Halt if there was a built in self test failure */
 168         report_bist_failure(bist);
 169
 170         // Load MPB
 171         val = cpuid_eax(1);
 172         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 173         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 174         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 175         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 176
 177         /* Setup sysinfo defaults */
 178         set_sysinfo_in_ram(0);
 179
 180         update_microcode(val);
 181         post_code(0x33);
 182
 183         cpuSetAMDMSR();
 184         post_code(0x34);
 185
 186         amd_ht_init(sysinfo);
 187         post_code(0x35);
 188
 189         /* Setup nodes PCI space and start core 0 AP init. */
 190         finalize_node_setup(sysinfo);
 191
 192         /* Setup any mainboard PCI settings etc. */
 193         setup_mb_resource_map();
 194         post_code(0x36);
 195
 196         /* wait for all the APs core0 started by finalize_node_setup. */
 197         /* FIXME: A bunch of cores are going to start output to serial at once.
 198            It would be nice to fixup prink spinlocks for ROM XIP mode.
 199            I think it could be done by putting the spinlock flag in the cache
 200            of the BSP located right after sysinfo.
 201          */
 202         wait_all_core0_started();
 203
 204  #if CONFIG_LOGICAL_CPUS==1
 205         /* Core0 on each node is configured. Now setup any additional cores. */
 206         printk(BIOS_DEBUG, "start_other_cores()\n");
 207         start_other_cores();
 208         post_code(0x37);
 209         wait_all_other_cores_started(bsp_apicid);
 210  #endif
 211
 212         post_code(0x38);
 213
 214  #if SET_FIDVID == 1
 215         msr = rdmsr(0xc0010071);
 216         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 217
 218         /* FIXME: The sb fid change may survive the warm reset and only
 219            need to be done once.*/
 220         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 221
 222         post_code(0x39);
 223
 224         if (!warm_reset_detect(0)) {                    // BSP is node 0
 225                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 226         } else {
 227                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 228         }
 229
 230         post_code(0x3A);
 231
 232         /* show final fid and vid */
 233         msr=rdmsr(0xc0010071);
 234         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 235  #endif
 236
 237         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 238         if (!warm_reset_detect(0)) {
 239                 print_info("...WARM RESET...\n\n\n");
 240                 soft_reset_x(sysinfo->sbbusn, sysinfo->sbdn);
 241                 die("After soft_reset_x - shouldn't see this message!!!\n");
 242         }
 243
 244         post_code(0x3B);
 245
 246         /* FIXME:  Move this to chipset init.
 247         enable cf9 for hard reset */
 248         print_debug("enable_cf9_x()\n");
 249         enable_cf9_x(sysinfo->sbbusn, sysinfo->sbdn);
 250         post_code(0x3C);
 251
 252         /* It's the time to set ctrl in sysinfo now; */
 253         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 254         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 255         post_code(0x3D);
 256
 257         printk(BIOS_DEBUG, "enable_smbus()\n");
 258         enable_smbus();
 259         post_code(0x3E);
 260
 261         memreset_setup();
 262         post_code(0x40);
 263
 264 //      die("Die Before MCT init.");
 265
 266         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 267         raminit_amdmct(sysinfo);
 268         post_code(0x41);
 269
 270 /*
 271         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 272         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 273         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 274         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 275 */
 276
 277 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 278 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 279
 280 //      die("After MCT init before CAR disabled.");
 281
 282         post_code(0x42);
 283         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 284         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 285         post_code(0x43);        // Should never see this post code.
 286
 287 }
 288