src/mainboard/amd/serengeti_cheetah_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #define SYSTEM_TYPE 0   /* SERVER */
  21 //#define SYSTEM_TYPE 1 /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 #define SET_NB_CFG_54 1
  25
  26 //used by incoherent_ht
  27 #define FAM10_SCAN_PCI_BUS 0
  28 #define FAM10_ALLOCATE_IO_RANGE 0
  29
  30 #include <stdint.h>
  31 #include <string.h>
  32 #include <device/pci_def.h>
  33 #include <device/pci_ids.h>
  34 #include <arch/io.h>
  35 #include <device/pnp_def.h>
  36 #include <arch/romcc_io.h>
  37 #include <cpu/x86/lapic.h>
  38 #include <console/console.h>
  39 #include <cpu/amd/model_10xxx_rev.h>
  40 #include "southbridge/amd/amd8111/amd8111_early_smbus.c"
  41 #include "northbridge/amd/amdfam10/raminit.h"
  42 #include "northbridge/amd/amdfam10/amdfam10.h"
  43 #include <lib.h>
  44
  45 #include "cpu/x86/lapic/boot_cpu.c"
  46 #include "northbridge/amd/amdfam10/reset_test.c"
  47
  48 #include <console/loglevel.h>
  49 #if 0
  50 void die(const char *msg);
  51 int do_printk(int msg_level, const char *fmt, ...) __attribute__((format(printf, 2, 3)));
  52 #define printk(BIOS_EMERG, fmt, arg...)   do_printk(BIOS_EMERG   ,fmt, ##arg)
  53 #endif
  54 #include "cpu/x86/bist.h"
  55
  56 #include "northbridge/amd/amdfam10/debug.c"
  57 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  58 #include "cpu/x86/mtrr/earlymtrr.c"
  59 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  60
  61 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  62 #include "southbridge/amd/amd8111/amd8111_early_ctrl.c"
  63
  64 static void memreset_setup(void)
  65 {
  66         //GPIO on amd8111 to enable MEMRST ????
  67         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 16); // REVC_MEMRST_EN=1
  68         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 17);
  69 }
  70
  71 static void activate_spd_rom(const struct mem_controller *ctrl)
  72 {
  73 #define SMBUS_HUB 0x18
  74         int ret,i;
  75         u8 device = ctrl->spd_switch_addr;
  76
  77         printk(BIOS_DEBUG, "switch i2c to : %02x for node %02x \n", device, ctrl->node_id);
  78
  79         /* the very first write always get COL_STS=1 and ABRT_STS=1, so try another time*/
  80         i=2;
  81         do {
  82                 ret = smbus_write_byte(SMBUS_HUB, 0x01, (1<<(device & 0x7)));
  83         } while ((ret!=0) && (i-->0));
  84         smbus_write_byte(SMBUS_HUB, 0x03, 0);
  85 }
  86
  87 static int spd_read_byte(u32 device, u32 address)
  88 {
  89         int result;
  90         result = smbus_read_byte(device, address);
  91         return result;
  92 }
  93
  94 #include "northbridge/amd/amdfam10/amdfam10.h"
  95
  96 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  97 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  98
  99 #include "resourcemap.c"
 100 #include "cpu/amd/quadcore/quadcore.c"
 101
 102 #include "cpu/amd/car/post_cache_as_ram.c"
 103 #include "cpu/amd/microcode/microcode.c"
 104 #include "cpu/amd/model_10xxx/update_microcode.c"
 105 #include "cpu/amd/model_10xxx/init_cpus.c"
 106
 107 #include "southbridge/amd/amd8111/amd8111_enable_rom.c"
 108 #include "northbridge/amd/amdfam10/early_ht.c"
 109
 110 #include "spd_addr.h"
 111
 112 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 113 {
 114
 115         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 116         u32 bsp_apicid = 0;
 117         u32 val;
 118         msr_t msr;
 119
 120         if (!cpu_init_detectedx && boot_cpu()) {
 121                 /* Nothing special needs to be done to find bus 0 */
 122                 /* Allow the HT devices to be found */
 123                 /* mov bsp to bus 0xff when > 8 nodes */
 124                 set_bsp_node_CHtExtNodeCfgEn();
 125                 enumerate_ht_chain();
 126
 127                 /* Setup the rom access for 4M */
 128                 amd8111_enable_rom();
 129         }
 130
 131         post_code(0x30);
 132
 133         if (bist == 0) {
 134                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 135                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 136         }
 137
 138         post_code(0x32);
 139
 140         w83627hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 141         uart_init();
 142         console_init();
 143         printk(BIOS_DEBUG, "\n");
 144
 145 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 146
 147         /* Halt if there was a built in self test failure */
 148         report_bist_failure(bist);
 149
 150         // Load MPB
 151         val = cpuid_eax(1);
 152         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 153         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 154         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 155         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 156
 157         /* Setup sysinfo defaults */
 158         set_sysinfo_in_ram(0);
 159
 160         update_microcode(val);
 161         post_code(0x33);
 162
 163         cpuSetAMDMSR();
 164         post_code(0x34);
 165
 166         amd_ht_init(sysinfo);
 167         post_code(0x35);
 168
 169         /* Setup nodes PCI space and start core 0 AP init. */
 170         finalize_node_setup(sysinfo);
 171
 172         /* Setup any mainboard PCI settings etc. */
 173         setup_mb_resource_map();
 174         post_code(0x36);
 175
 176         /* wait for all the APs core0 started by finalize_node_setup. */
 177         /* FIXME: A bunch of cores are going to start output to serial at once.
 178            It would be nice to fixup prink spinlocks for ROM XIP mode.
 179            I think it could be done by putting the spinlock flag in the cache
 180            of the BSP located right after sysinfo.
 181          */
 182         wait_all_core0_started();
 183
 184  #if CONFIG_LOGICAL_CPUS==1
 185         /* Core0 on each node is configured. Now setup any additional cores. */
 186         printk(BIOS_DEBUG, "start_other_cores()\n");
 187         start_other_cores();
 188         post_code(0x37);
 189         wait_all_other_cores_started(bsp_apicid);
 190  #endif
 191
 192         post_code(0x38);
 193
 194  #if CONFIG_SET_FIDVID
 195         msr = rdmsr(0xc0010071);
 196         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 197
 198         /* FIXME: The sb fid change may survive the warm reset and only
 199            need to be done once.*/
 200         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 201
 202         post_code(0x39);
 203
 204         if (!warm_reset_detect(0)) {                    // BSP is node 0
 205                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 206         } else {
 207                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 208         }
 209
 210         post_code(0x3A);
 211
 212         /* show final fid and vid */
 213         msr=rdmsr(0xc0010071);
 214         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 215  #endif
 216
 217         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 218         if (!warm_reset_detect(0)) {
 219                 print_info("...WARM RESET...\n\n\n");
 220                 soft_reset_x(sysinfo->sbbusn, sysinfo->sbdn);
 221                 die("After soft_reset_x - shouldn't see this message!!!\n");
 222         }
 223
 224         post_code(0x3B);
 225
 226         /* FIXME:  Move this to chipset init.
 227         enable cf9 for hard reset */
 228         print_debug("enable_cf9_x()\n");
 229         enable_cf9_x(sysinfo->sbbusn, sysinfo->sbdn);
 230         post_code(0x3C);
 231
 232         /* It's the time to set ctrl in sysinfo now; */
 233         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 234         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 235         post_code(0x3D);
 236
 237         printk(BIOS_DEBUG, "enable_smbus()\n");
 238         enable_smbus();
 239         post_code(0x3E);
 240
 241         memreset_setup();
 242         post_code(0x40);
 243
 244 //      die("Die Before MCT init.");
 245
 246         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 247         raminit_amdmct(sysinfo);
 248         post_code(0x41);
 249
 250 /*
 251         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 252         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 253         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 254         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 255 */
 256
 257 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 258 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 259
 260 //      die("After MCT init before CAR disabled.");
 261
 262         post_code(0x42);
 263         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 264         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 265         post_code(0x43);        // Should never see this post code.
 266
 267 }
 268