src/mainboard/amd/serengeti_cheetah_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #define SYSTEM_TYPE 0   /* SERVER */
  21 //#define SYSTEM_TYPE 1 /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 #define RAMINIT_SYSINFO 1
  25 #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  26
  27 #define SET_NB_CFG_54 1
  28
  29 //used by raminit
  30 #define QRANK_DIMM_SUPPORT 1
  31
  32 //used by incoherent_ht
  33 #define FAM10_SCAN_PCI_BUS 0
  34 #define FAM10_ALLOCATE_IO_RANGE 0
  35
  36 //used by init_cpus and fidvid
  37 #define SET_FIDVID 1
  38 #define SET_FIDVID_CORE_RANGE 0
  39
  40 #include <stdint.h>
  41 #include <string.h>
  42 #include <device/pci_def.h>
  43 #include <device/pci_ids.h>
  44 #include <arch/io.h>
  45 #include <device/pnp_def.h>
  46 #include <arch/romcc_io.h>
  47 #include <cpu/x86/lapic.h>
  48 #include "option_table.h"
  49 #include "pc80/mc146818rtc_early.c"
  50 #include <console/console.h>
  51 #include "lib/ramtest.c"
  52 #include <cpu/amd/model_10xxx_rev.h>
  53 #include "southbridge/amd/amd8111/amd8111_early_smbus.c"
  54 #include "northbridge/amd/amdfam10/raminit.h"
  55 #include "northbridge/amd/amdfam10/amdfam10.h"
  56
  57 #include "cpu/x86/lapic/boot_cpu.c"
  58 #include "northbridge/amd/amdfam10/reset_test.c"
  59
  60 #include <console/loglevel.h>
  61 #if 0
  62 void die(const char *msg);
  63 int do_printk(int msg_level, const char *fmt, ...) __attribute__((format(printf, 2, 3)));
  64 #define printk(BIOS_EMERG, fmt, arg...)   do_printk(BIOS_EMERG   ,fmt, ##arg)
  65 #endif
  66 #include "cpu/x86/bist.h"
  67
  68 #include "northbridge/amd/amdfam10/debug.c"
  69 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  70 #include "cpu/x86/mtrr/earlymtrr.c"
  71 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  72
  73 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  74 #include "southbridge/amd/amd8111/amd8111_early_ctrl.c"
  75
  76 static void memreset_setup(void)
  77 {
  78         //GPIO on amd8111 to enable MEMRST ????
  79         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 16); // REVC_MEMRST_EN=1
  80         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 17);
  81 }
  82
  83 static void activate_spd_rom(const struct mem_controller *ctrl)
  84 {
  85 #define SMBUS_HUB 0x18
  86         int ret,i;
  87         u8 device = ctrl->spd_switch_addr;
  88
  89         printk(BIOS_DEBUG, "switch i2c to : %02x for node %02x \n", device, ctrl->node_id);
  90
  91         /* the very first write always get COL_STS=1 and ABRT_STS=1, so try another time*/
  92         i=2;
  93         do {
  94                 ret = smbus_write_byte(SMBUS_HUB, 0x01, (1<<(device & 0x7)));
  95         } while ((ret!=0) && (i-->0));
  96         smbus_write_byte(SMBUS_HUB, 0x03, 0);
  97 }
  98
  99 static int spd_read_byte(u32 device, u32 address)
 100 {
 101         int result;
 102         result = smbus_read_byte(device, address);
 103         return result;
 104 }
 105
 106 #include "northbridge/amd/amdfam10/amdfam10.h"
 107 #include "northbridge/amd/amdht/ht_wrapper.c"
 108
 109 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
 110 #include "northbridge/amd/amdfam10/raminit_amdmct.c"
 111 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
 112
 113 #include "resourcemap.c"
 114 #include "cpu/amd/quadcore/quadcore.c"
 115
 116 #include "cpu/amd/car/post_cache_as_ram.c"
 117 #include "cpu/amd/microcode/microcode.c"
 118 #include "cpu/amd/model_10xxx/update_microcode.c"
 119 #include "cpu/amd/model_10xxx/init_cpus.c"
 120 #include "cpu/amd/model_10xxx/fidvid.c"
 121
 122 #include "southbridge/amd/amd8111/amd8111_enable_rom.c"
 123 #include "northbridge/amd/amdfam10/early_ht.c"
 124
 125 #include "spd_addr.h"
 126
 127 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 128 {
 129
 130         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 131         u32 bsp_apicid = 0;
 132         u32 val;
 133         msr_t msr;
 134
 135         if (!cpu_init_detectedx && boot_cpu()) {
 136                 /* Nothing special needs to be done to find bus 0 */
 137                 /* Allow the HT devices to be found */
 138                 /* mov bsp to bus 0xff when > 8 nodes */
 139                 set_bsp_node_CHtExtNodeCfgEn();
 140                 enumerate_ht_chain();
 141
 142                 /* Setup the rom access for 4M */
 143                 amd8111_enable_rom();
 144         }
 145
 146         post_code(0x30);
 147
 148         if (bist == 0) {
 149                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 150                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 151         }
 152
 153         post_code(0x32);
 154
 155         w83627hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 156         uart_init();
 157         console_init();
 158         printk(BIOS_DEBUG, "\n");
 159
 160 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 161
 162         /* Halt if there was a built in self test failure */
 163         report_bist_failure(bist);
 164
 165         // Load MPB
 166         val = cpuid_eax(1);
 167         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 168         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 169         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 170         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 171
 172         /* Setup sysinfo defaults */
 173         set_sysinfo_in_ram(0);
 174
 175         update_microcode(val);
 176         post_code(0x33);
 177
 178         cpuSetAMDMSR();
 179         post_code(0x34);
 180
 181         amd_ht_init(sysinfo);
 182         post_code(0x35);
 183
 184         /* Setup nodes PCI space and start core 0 AP init. */
 185         finalize_node_setup(sysinfo);
 186
 187         /* Setup any mainboard PCI settings etc. */
 188         setup_mb_resource_map();
 189         post_code(0x36);
 190
 191         /* wait for all the APs core0 started by finalize_node_setup. */
 192         /* FIXME: A bunch of cores are going to start output to serial at once.
 193            It would be nice to fixup prink spinlocks for ROM XIP mode.
 194            I think it could be done by putting the spinlock flag in the cache
 195            of the BSP located right after sysinfo.
 196          */
 197         wait_all_core0_started();
 198
 199  #if CONFIG_LOGICAL_CPUS==1
 200         /* Core0 on each node is configured. Now setup any additional cores. */
 201         printk(BIOS_DEBUG, "start_other_cores()\n");
 202         start_other_cores();
 203         post_code(0x37);
 204         wait_all_other_cores_started(bsp_apicid);
 205  #endif
 206
 207         post_code(0x38);
 208
 209  #if SET_FIDVID == 1
 210         msr = rdmsr(0xc0010071);
 211         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 212
 213         /* FIXME: The sb fid change may survive the warm reset and only
 214            need to be done once.*/
 215         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 216
 217         post_code(0x39);
 218
 219         if (!warm_reset_detect(0)) {                    // BSP is node 0
 220                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 221         } else {
 222                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 223         }
 224
 225         post_code(0x3A);
 226
 227         /* show final fid and vid */
 228         msr=rdmsr(0xc0010071);
 229         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 230  #endif
 231
 232         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 233         if (!warm_reset_detect(0)) {
 234                 print_info("...WARM RESET...\n\n\n");
 235                 soft_reset_x(sysinfo->sbbusn, sysinfo->sbdn);
 236                 die("After soft_reset_x - shouldn't see this message!!!\n");
 237         }
 238
 239         post_code(0x3B);
 240
 241         /* FIXME:  Move this to chipset init.
 242         enable cf9 for hard reset */
 243         print_debug("enable_cf9_x()\n");
 244         enable_cf9_x(sysinfo->sbbusn, sysinfo->sbdn);
 245         post_code(0x3C);
 246
 247         /* It's the time to set ctrl in sysinfo now; */
 248         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 249         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 250         post_code(0x3D);
 251
 252         printk(BIOS_DEBUG, "enable_smbus()\n");
 253         enable_smbus();
 254         post_code(0x3E);
 255
 256         memreset_setup();
 257         post_code(0x40);
 258
 259 //      die("Die Before MCT init.");
 260
 261         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 262         raminit_amdmct(sysinfo);
 263         post_code(0x41);
 264
 265 /*
 266         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 267         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 268         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 269         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 270 */
 271
 272 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 273 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 274
 275 //      die("After MCT init before CAR disabled.");
 276
 277         post_code(0x42);
 278         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 279         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 280         post_code(0x43);        // Should never see this post code.
 281
 282 }
 283