src/mainboard/amd/serengeti_cheetah/Options.lb

   1 uses HAVE_MP_TABLE
   2 uses CONFIG_ROMFS
   3 uses HAVE_PIRQ_TABLE
   4 uses HAVE_ACPI_TABLES
   5 uses ACPI_SSDTX_NUM
   6 uses USE_FALLBACK_IMAGE
   7 uses USE_FAILOVER_IMAGE
   8 uses HAVE_FALLBACK_BOOT
   9 uses HAVE_FAILOVER_BOOT
  10 uses HAVE_HARD_RESET
  11 uses IRQ_SLOT_COUNT
  12 uses HAVE_OPTION_TABLE
  13 uses CONFIG_MAX_CPUS
  14 uses CONFIG_MAX_PHYSICAL_CPUS
  15 uses CONFIG_LOGICAL_CPUS
  16 uses CONFIG_IOAPIC
  17 uses CONFIG_SMP
  18 uses FALLBACK_SIZE
  19 uses FAILOVER_SIZE
  20 uses ROM_SIZE
  21 uses ROM_SECTION_SIZE
  22 uses ROM_IMAGE_SIZE
  23 uses ROM_SECTION_SIZE
  24 uses ROM_SECTION_OFFSET
  25 uses CONFIG_ROM_PAYLOAD
  26 uses CONFIG_ROM_PAYLOAD_START
  27 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  28 uses CONFIG_PRECOMPRESSED_PAYLOAD
  29 uses PAYLOAD_SIZE
  30 uses _ROMBASE
  31 uses XIP_ROM_SIZE
  32 uses XIP_ROM_BASE
  33 uses STACK_SIZE
  34 uses HEAP_SIZE
  35 uses USE_OPTION_TABLE
  36 uses LB_CKS_RANGE_START
  37 uses LB_CKS_RANGE_END
  38 uses LB_CKS_LOC
  39 uses MAINBOARD_PART_NUMBER
  40 uses MAINBOARD_VENDOR
  41 uses MAINBOARD
  42 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  43 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  44 uses COREBOOT_EXTRA_VERSION
  45 uses _RAMBASE
  46 uses TTYS0_BAUD
  47 uses TTYS0_BASE
  48 uses TTYS0_LCS
  49 uses DEFAULT_CONSOLE_LOGLEVEL
  50 uses MAXIMUM_CONSOLE_LOGLEVEL
  51 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  52 uses CONFIG_CONSOLE_SERIAL8250
  53 uses HAVE_INIT_TIMER
  54 uses CONFIG_GDB_STUB
  55 uses CONFIG_GDB_STUB
  56 uses CROSS_COMPILE
  57 uses CC
  58 uses HOSTCC
  59 uses OBJCOPY
  60 uses CONFIG_CHIP_NAME
  61 uses CONFIG_CONSOLE_VGA
  62 uses CONFIG_PCI_ROM_RUN
  63 uses HW_MEM_HOLE_SIZEK
  64 uses HW_MEM_HOLE_SIZE_AUTO_INC
  65 uses K8_HT_FREQ_1G_SUPPORT
  66
  67 uses HT_CHAIN_UNITID_BASE
  68 uses HT_CHAIN_END_UNITID_BASE
  69 uses SB_HT_CHAIN_ON_BUS0
  70 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  71
  72 uses USE_DCACHE_RAM
  73 uses DCACHE_RAM_BASE
  74 uses DCACHE_RAM_SIZE
  75 uses DCACHE_RAM_GLOBAL_VAR_SIZE
  76 uses CONFIG_USE_INIT
  77
  78 uses SERIAL_CPU_INIT
  79
  80 uses ENABLE_APIC_EXT_ID
  81 uses APIC_ID_OFFSET
  82 uses LIFT_BSP_APIC_ID
  83
  84 uses CONFIG_PCI_64BIT_PREF_MEM
  85
  86 uses CONFIG_LB_MEM_TOPK
  87
  88 uses CONFIG_AP_CODE_IN_CAR
  89
  90 uses MEM_TRAIN_SEQ
  91
  92 uses WAIT_BEFORE_CPUS_INIT
  93
  94 uses CONFIG_USE_PRINTK_IN_CAR
  95
  96 ###
  97 ### Build options
  98 ###
  99
 100 ##
 101 ## ROM_SIZE is the size of boot ROM that this board will use.
 102 ##
 103 default ROM_SIZE=524288
 104
 105 ##
 106 ## FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 107 ##
 108 #default FALLBACK_SIZE=131072
 109 #default FALLBACK_SIZE=0x40000
 110
 111 #FALLBACK: 256K-4K
 112 default FALLBACK_SIZE=0x3f000
 113 #FAILOVER: 4K
 114 default FAILOVER_SIZE=0x01000
 115
 116 #more 1M for pgtbl
 117 default CONFIG_LB_MEM_TOPK=2048
 118
 119 ##
 120 ## Build code for the fallback boot
 121 ##
 122 default HAVE_FALLBACK_BOOT=1
 123 default HAVE_FAILOVER_BOOT=1
 124
 125 ##
 126 ## Build code to reset the motherboard from coreboot
 127 ##
 128 default HAVE_HARD_RESET=1
 129
 130 ##
 131 ## Build code to export a programmable irq routing table
 132 ##
 133 default HAVE_PIRQ_TABLE=1
 134 default IRQ_SLOT_COUNT=11
 135
 136 ##
 137 ## Build code to export an x86 MP table
 138 ## Useful for specifying IRQ routing values
 139 ##
 140 default HAVE_MP_TABLE=1
 141
 142 ## ACPI tables will be included
 143 default HAVE_ACPI_TABLES=1
 144 ## extra SSDT num
 145 default ACPI_SSDTX_NUM=1
 146
 147 ##
 148 ## Build code to export a CMOS option table
 149 ##
 150 default HAVE_OPTION_TABLE=1
 151
 152 ##
 153 ## Move the default coreboot cmos range off of AMD RTC registers
 154 ##
 155 default LB_CKS_RANGE_START=49
 156 default LB_CKS_RANGE_END=122
 157 default LB_CKS_LOC=123
 158
 159 ##
 160 ## Build code for SMP support
 161 ## Only worry about 2 micro processors
 162 ##
 163 default CONFIG_SMP=1
 164 default CONFIG_MAX_CPUS=8
 165 default CONFIG_MAX_PHYSICAL_CPUS=4
 166 default CONFIG_LOGICAL_CPUS=1
 167
 168 default SERIAL_CPU_INIT=0
 169
 170 default ENABLE_APIC_EXT_ID=0
 171 default APIC_ID_OFFSET=0x8
 172 default LIFT_BSP_APIC_ID=1
 173
 174 #CHIP_NAME ?
 175 default CONFIG_CHIP_NAME=1
 176
 177 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 178 #2G
 179 #default HW_MEM_HOLE_SIZEK=0x200000
 180 #1G
 181 default HW_MEM_HOLE_SIZEK=0x100000
 182 #512M
 183 #default HW_MEM_HOLE_SIZEK=0x80000
 184
 185 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 186 #default HW_MEM_HOLE_SIZE_AUTO_INC=1
 187
 188 #Opteron K8 1G HT Support
 189 default K8_HT_FREQ_1G_SUPPORT=1
 190
 191 #VGA Console
 192 default CONFIG_CONSOLE_VGA=1
 193 default CONFIG_PCI_ROM_RUN=1
 194
 195 #HT Unit ID offset, default is 1, the typical one
 196 default HT_CHAIN_UNITID_BASE=0xa
 197
 198 #real SB Unit ID, default is 0x20, mean dont touch it at last
 199 default HT_CHAIN_END_UNITID_BASE=0x6
 200
 201 #make the SB HT chain on bus 0, default is not (0)
 202 default SB_HT_CHAIN_ON_BUS0=2
 203
 204 #only offset for SB chain?, default is yes(1)
 205 #default SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 206
 207 #allow capable device use that above 4G
 208 #default CONFIG_PCI_64BIT_PREF_MEM=1
 209
 210 ##
 211 ## enable CACHE_AS_RAM specifics
 212 ##
 213 default USE_DCACHE_RAM=1
 214 default DCACHE_RAM_BASE=0xc8000
 215 default DCACHE_RAM_SIZE=0x08000
 216 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x01000
 217 default CONFIG_USE_INIT=0
 218
 219
 220 ##
 221 ## for rev F training on AP purpose
 222 ##
 223 default CONFIG_AP_CODE_IN_CAR=1
 224 default MEM_TRAIN_SEQ=1
 225 default WAIT_BEFORE_CPUS_INIT=1
 226
 227 ##
 228 ## Build code to setup a generic IOAPIC
 229 ##
 230 default CONFIG_IOAPIC=1
 231
 232 ##
 233 ## Clean up the motherboard id strings
 234 ##
 235 default MAINBOARD_PART_NUMBER="serengeti_cheetah"
 236 default MAINBOARD_VENDOR="AMD"
 237 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1022
 238 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x2b80
 239
 240 ###
 241 ### coreboot layout values
 242 ###
 243
 244 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 245 default ROM_IMAGE_SIZE = 65536
 246
 247 ##
 248 ## Use a small 8K stack
 249 ##
 250 default STACK_SIZE=0x2000
 251
 252 ##
 253 ## Use a small 32K heap
 254 ##
 255 default HEAP_SIZE=0x8000
 256
 257 ##
 258 ## Only use the option table in a normal image
 259 ##
 260 default USE_OPTION_TABLE = (!USE_FALLBACK_IMAGE) && (!USE_FAILOVER_IMAGE )
 261
 262 ##
 263 ## Coreboot C code runs at this location in RAM
 264 ##
 265 default _RAMBASE=0x00100000
 266
 267 ##
 268 ## Load the payload from the ROM
 269 ##
 270 default CONFIG_ROM_PAYLOAD = 1
 271
 272 ###
 273 ### Defaults of options that you may want to override in the target config file
 274 ###
 275
 276 ##
 277 ## The default compiler
 278 ##
 279 default CC="$(CROSS_COMPILE)gcc -m32"
 280 default HOSTCC="gcc"
 281
 282 ##
 283 ## Disable the gdb stub by default
 284 ##
 285 default CONFIG_GDB_STUB=0
 286
 287 ##
 288 ## The Serial Console
 289 ##
 290 default CONFIG_USE_PRINTK_IN_CAR=1
 291
 292 # To Enable the Serial Console
 293 default CONFIG_CONSOLE_SERIAL8250=1
 294
 295 ## Select the serial console baud rate
 296 default TTYS0_BAUD=115200
 297 #default TTYS0_BAUD=57600
 298 #default TTYS0_BAUD=38400
 299 #default TTYS0_BAUD=19200
 300 #default TTYS0_BAUD=9600
 301 #default TTYS0_BAUD=4800
 302 #default TTYS0_BAUD=2400
 303 #default TTYS0_BAUD=1200
 304
 305 # Select the serial console base port
 306 default TTYS0_BASE=0x3f8
 307
 308 # Select the serial protocol
 309 # This defaults to 8 data bits, 1 stop bit, and no parity
 310 default TTYS0_LCS=0x3
 311
 312 ##
 313 ### Select the coreboot loglevel
 314 ##
 315 ## EMERG      1   system is unusable
 316 ## ALERT      2   action must be taken immediately
 317 ## CRIT       3   critical conditions
 318 ## ERR        4   error conditions
 319 ## WARNING    5   warning conditions
 320 ## NOTICE     6   normal but significant condition
 321 ## INFO       7   informational
 322 ## DEBUG      8   debug-level messages
 323 ## SPEW       9   Way too many details
 324
 325 ## Request this level of debugging output
 326 default  DEFAULT_CONSOLE_LOGLEVEL=8
 327 ## At a maximum only compile in this level of debugging
 328 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 329
 330 ##
 331 ## Select power on after power fail setting
 332 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 333
 334 ### End Options.lb
 335 #
 336 # ROMFS
 337 #
 338 #
 339 default CONFIG_ROMFS=0
 340 end