src/mainboard/amd/serengeti_cheetah/Options.lb

   1 uses CONFIG_HAVE_MP_TABLE
   2 uses CONFIG_HAVE_PIRQ_TABLE
   3 uses CONFIG_HAVE_ACPI_TABLES
   4 uses CONFIG_HAVE_ACPI_RESUME
   5 uses CONFIG_ACPI_SSDTX_NUM
   6 uses CONFIG_USE_FALLBACK_IMAGE
   7 uses CONFIG_USE_FAILOVER_IMAGE
   8 uses CONFIG_HAVE_FALLBACK_BOOT
   9 uses CONFIG_HAVE_FAILOVER_BOOT
  10 uses CONFIG_HAVE_HARD_RESET
  11 uses CONFIG_IRQ_SLOT_COUNT
  12 uses CONFIG_HAVE_OPTION_TABLE
  13 uses CONFIG_MAX_CPUS
  14 uses CONFIG_MAX_PHYSICAL_CPUS
  15 uses CONFIG_LOGICAL_CPUS
  16 uses CONFIG_IOAPIC
  17 uses CONFIG_SMP
  18 uses CONFIG_FALLBACK_SIZE
  19 uses CONFIG_FAILOVER_SIZE
  20 uses CONFIG_ROM_SIZE
  21 uses CONFIG_ROM_SECTION_SIZE
  22 uses CONFIG_ROM_IMAGE_SIZE
  23 uses CONFIG_ROM_SECTION_SIZE
  24 uses CONFIG_ROM_SECTION_OFFSET
  25 uses CONFIG_ROM_PAYLOAD
  26 uses CONFIG_ROM_PAYLOAD_START
  27 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  28 uses CONFIG_PRECOMPRESSED_PAYLOAD
  29 uses CONFIG_PAYLOAD_SIZE
  30 uses CONFIG_ROMBASE
  31 uses CONFIG_XIP_ROM_SIZE
  32 uses CONFIG_XIP_ROM_BASE
  33 uses CONFIG_STACK_SIZE
  34 uses CONFIG_HEAP_SIZE
  35 uses CONFIG_USE_OPTION_TABLE
  36 uses CONFIG_LB_CKS_RANGE_START
  37 uses CONFIG_LB_CKS_RANGE_END
  38 uses CONFIG_LB_CKS_LOC
  39 uses CONFIG_MAINBOARD_PART_NUMBER
  40 uses CONFIG_MAINBOARD_VENDOR
  41 uses CONFIG_MAINBOARD
  42 uses CONFIG_MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  43 uses CONFIG_MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  44 uses COREBOOT_EXTRA_VERSION
  45 uses CONFIG_RAMBASE
  46 uses CONFIG_TTYS0_BAUD
  47 uses CONFIG_TTYS0_BASE
  48 uses CONFIG_TTYS0_LCS
  49 uses CONFIG_DEFAULT_CONSOLE_LOGLEVEL
  50 uses CONFIG_MAXIMUM_CONSOLE_LOGLEVEL
  51 uses CONFIG_MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  52 uses CONFIG_CONSOLE_SERIAL8250
  53 uses CONFIG_HAVE_INIT_TIMER
  54 uses CONFIG_GDB_STUB
  55 uses CONFIG_GDB_STUB
  56 uses CONFIG_CROSS_COMPILE
  57 uses CC
  58 uses HOSTCC
  59 uses CONFIG_OBJCOPY
  60 uses CONFIG_CONSOLE_VGA
  61 uses CONFIG_PCI_ROM_RUN
  62 uses CONFIG_HW_MEM_HOLE_SIZEK
  63 uses CONFIG_HW_MEM_HOLE_SIZE_AUTO_INC
  64 uses CONFIG_K8_HT_FREQ_1G_SUPPORT
  65
  66 uses CONFIG_HT_CHAIN_UNITID_BASE
  67 uses CONFIG_HT_CHAIN_END_UNITID_BASE
  68 uses CONFIG_SB_HT_CHAIN_ON_BUS0
  69 uses CONFIG_SB_HT_CHAIN_UNITID_OFFSET_ONLY
  70
  71 uses CONFIG_USE_DCACHE_RAM
  72 uses CONFIG_DCACHE_RAM_BASE
  73 uses CONFIG_DCACHE_RAM_SIZE
  74 uses CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE
  75 uses CONFIG_USE_INIT
  76
  77 uses CONFIG_SERIAL_CPU_INIT
  78
  79 uses CONFIG_ENABLE_APIC_EXT_ID
  80 uses CONFIG_APIC_ID_OFFSET
  81 uses CONFIG_LIFT_BSP_APIC_ID
  82
  83 uses CONFIG_PCI_64BIT_PREF_MEM
  84
  85 uses CONFIG_LB_MEM_TOPK
  86
  87 uses CONFIG_AP_CODE_IN_CAR
  88
  89 uses CONFIG_MEM_TRAIN_SEQ
  90
  91 uses CONFIG_WAIT_BEFORE_CPUS_INIT
  92
  93 uses CONFIG_USE_PRINTK_IN_CAR
  94
  95 ###
  96 ### Build options
  97 ###
  98
  99 ##
 100 ## CONFIG_ROM_SIZE is the size of boot ROM that this board will use.
 101 ##
 102 default CONFIG_ROM_SIZE=524288
 103
 104 ##
 105 ## CONFIG_FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 106 ##
 107
 108 default CONFIG_FALLBACK_SIZE = CONFIG_ROM_IMAGE_SIZE
 109 default CONFIG_FAILOVER_SIZE=0x01000
 110
 111 #more 1M for pgtbl
 112 default CONFIG_LB_MEM_TOPK=2048
 113
 114 ##
 115 ## Build code for the fallback boot
 116 ##
 117 default CONFIG_HAVE_FALLBACK_BOOT=1
 118 default CONFIG_HAVE_FAILOVER_BOOT=1
 119
 120 ##
 121 ## Build code to reset the motherboard from coreboot
 122 ##
 123 default CONFIG_HAVE_HARD_RESET=1
 124
 125 ##
 126 ## Build code to export a programmable irq routing table
 127 ##
 128 default CONFIG_HAVE_PIRQ_TABLE=1
 129 default CONFIG_IRQ_SLOT_COUNT=11
 130
 131 ##
 132 ## Build code to export an x86 MP table
 133 ## Useful for specifying IRQ routing values
 134 ##
 135 default CONFIG_HAVE_MP_TABLE=1
 136
 137 ## ACPI tables will be included
 138 default CONFIG_HAVE_ACPI_TABLES=1
 139 ## extra SSDT num
 140 default CONFIG_ACPI_SSDTX_NUM=1
 141
 142 ##
 143 ## Build code to export a CMOS option table
 144 ##
 145 default CONFIG_HAVE_OPTION_TABLE=1
 146
 147 ##
 148 ## Move the default coreboot cmos range off of AMD RTC registers
 149 ##
 150 default CONFIG_LB_CKS_RANGE_START=49
 151 default CONFIG_LB_CKS_RANGE_END=122
 152 default CONFIG_LB_CKS_LOC=123
 153
 154 ##
 155 ## Build code for SMP support
 156 ## Only worry about 2 micro processors
 157 ##
 158 default CONFIG_SMP=1
 159 default CONFIG_MAX_CPUS=8
 160 default CONFIG_MAX_PHYSICAL_CPUS=4
 161 default CONFIG_LOGICAL_CPUS=1
 162
 163 default CONFIG_SERIAL_CPU_INIT=0
 164
 165 default CONFIG_ENABLE_APIC_EXT_ID=0
 166 default CONFIG_APIC_ID_OFFSET=0x8
 167 default CONFIG_LIFT_BSP_APIC_ID=1
 168
 169 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 170 #2G
 171 #default CONFIG_HW_MEM_HOLE_SIZEK=0x200000
 172 #1G
 173 default CONFIG_HW_MEM_HOLE_SIZEK=0x100000
 174 #512M
 175 #default CONFIG_HW_MEM_HOLE_SIZEK=0x80000
 176
 177 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 178 #default CONFIG_HW_MEM_HOLE_SIZE_AUTO_INC=1
 179
 180 #Opteron K8 1G HT Support
 181 default CONFIG_K8_HT_FREQ_1G_SUPPORT=1
 182
 183 #VGA Console
 184 default CONFIG_CONSOLE_VGA=1
 185 default CONFIG_PCI_ROM_RUN=1
 186
 187 #HT Unit ID offset, default is 1, the typical one
 188 default CONFIG_HT_CHAIN_UNITID_BASE=0xa
 189
 190 #real SB Unit ID, default is 0x20, mean dont touch it at last
 191 default CONFIG_HT_CHAIN_END_UNITID_BASE=0x6
 192
 193 #make the SB HT chain on bus 0, default is not (0)
 194 default CONFIG_SB_HT_CHAIN_ON_BUS0=2
 195
 196 #only offset for SB chain?, default is yes(1)
 197 #default CONFIG_SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 198
 199 #allow capable device use that above 4G
 200 #default CONFIG_PCI_64BIT_PREF_MEM=1
 201
 202 ##
 203 ## enable CACHE_AS_RAM specifics
 204 ##
 205 default CONFIG_USE_DCACHE_RAM=1
 206 default CONFIG_DCACHE_RAM_BASE=0xc8000
 207 default CONFIG_DCACHE_RAM_SIZE=0x08000
 208 default CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE=0x01000
 209 default CONFIG_USE_INIT=0
 210
 211
 212 ##
 213 ## for rev F training on AP purpose
 214 ##
 215 default CONFIG_AP_CODE_IN_CAR=1
 216 default CONFIG_MEM_TRAIN_SEQ=1
 217 default CONFIG_WAIT_BEFORE_CPUS_INIT=1
 218
 219 ##
 220 ## Build code to setup a generic IOAPIC
 221 ##
 222 default CONFIG_IOAPIC=1
 223
 224 ##
 225 ## Clean up the motherboard id strings
 226 ##
 227 default CONFIG_MAINBOARD_PART_NUMBER="serengeti_cheetah"
 228 default CONFIG_MAINBOARD_VENDOR="AMD"
 229 default CONFIG_MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1022
 230 default CONFIG_MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x2b80
 231
 232 ###
 233 ### coreboot layout values
 234 ###
 235
 236 ## CONFIG_ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 237 default CONFIG_ROM_IMAGE_SIZE = 65536 - CONFIG_FAILOVER_SIZE
 238
 239 ##
 240 ## Use a small 8K stack
 241 ##
 242 default CONFIG_STACK_SIZE=0x2000
 243
 244 ##
 245 ## Use a small 32K heap
 246 ##
 247 default CONFIG_HEAP_SIZE=0x8000
 248
 249 ##
 250 ## Only use the option table in a normal image
 251 ##
 252 default CONFIG_USE_OPTION_TABLE = (!CONFIG_USE_FALLBACK_IMAGE) && (!CONFIG_USE_FAILOVER_IMAGE )
 253
 254 ##
 255 ## Coreboot C code runs at this location in RAM
 256 ##
 257 default CONFIG_RAMBASE=0x00100000
 258
 259 ##
 260 ## Load the payload from the ROM
 261 ##
 262 default CONFIG_ROM_PAYLOAD = 1
 263
 264 ###
 265 ### Defaults of options that you may want to override in the target config file
 266 ###
 267
 268 ##
 269 ## The default compiler
 270 ##
 271 default CC="$(CONFIG_CROSS_COMPILE)gcc -m32"
 272 default HOSTCC="gcc"
 273
 274 ##
 275 ## Disable the gdb stub by default
 276 ##
 277 default CONFIG_GDB_STUB=0
 278
 279 ##
 280 ## The Serial Console
 281 ##
 282 default CONFIG_USE_PRINTK_IN_CAR=1
 283
 284 # To Enable the Serial Console
 285 default CONFIG_CONSOLE_SERIAL8250=1
 286
 287 ## Select the serial console baud rate
 288 default CONFIG_TTYS0_BAUD=115200
 289 #default CONFIG_TTYS0_BAUD=57600
 290 #default CONFIG_TTYS0_BAUD=38400
 291 #default CONFIG_TTYS0_BAUD=19200
 292 #default CONFIG_TTYS0_BAUD=9600
 293 #default CONFIG_TTYS0_BAUD=4800
 294 #default CONFIG_TTYS0_BAUD=2400
 295 #default CONFIG_TTYS0_BAUD=1200
 296
 297 # Select the serial console base port
 298 default CONFIG_TTYS0_BASE=0x3f8
 299
 300 # Select the serial protocol
 301 # This defaults to 8 data bits, 1 stop bit, and no parity
 302 default CONFIG_TTYS0_LCS=0x3
 303
 304 ##
 305 ### Select the coreboot loglevel
 306 ##
 307 ## EMERG      1   system is unusable
 308 ## ALERT      2   action must be taken immediately
 309 ## CRIT       3   critical conditions
 310 ## ERR        4   error conditions
 311 ## WARNING    5   warning conditions
 312 ## NOTICE     6   normal but significant condition
 313 ## INFO       7   informational
 314 ## CONFIG_DEBUG      8   debug-level messages
 315 ## SPEW       9   Way too many details
 316
 317 ## Request this level of debugging output
 318 default  CONFIG_DEFAULT_CONSOLE_LOGLEVEL=8
 319 ## At a maximum only compile in this level of debugging
 320 default  CONFIG_MAXIMUM_CONSOLE_LOGLEVEL=8
 321
 322 ##
 323 ## Select power on after power fail setting
 324 default CONFIG_MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 325
 326 ### End Options.lb
 327 end