src/mainboard/amd/rumba/auto.c

   1 #define ASSEMBLY 1
   2
   3 #include <stdint.h>
   4 #include <device/pci_def.h>
   5 #include <arch/io.h>
   6 #include <device/pnp_def.h>
   7 #include <arch/romcc_io.h>
   8 #include <arch/hlt.h>
   9 #include "pc80/serial.c"
  10 #include "arch/i386/lib/console.c"
  11 #include "ram/ramtest.c"
  12 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  13 #include "cpu/x86/bist.h"
  14 #include "cpu/x86/msr.h"
  15 #include <cpu/amd/gx2def.h>
  16
  17 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  18
  19 #include "southbridge/amd/cs5535/cs5535_early_smbus.c"
  20 #include "southbridge/amd/cs5535/cs5535_early_setup.c"
  21
  22 static inline int spd_read_byte(unsigned device, unsigned address)
  23 {
  24         return smbus_read_byte(device, address);
  25 }
  26
  27 #include "northbridge/amd/gx2/raminit.h"
  28
  29 static inline unsigned int fls(unsigned int x)
  30 {
  31         int r;
  32
  33         __asm__("bsfl %1,%0\n\t"
  34                 "jnz 1f\n\t"
  35                 "movl $32,%0\n"
  36                 "1:" : "=r" (r) : "g" (x));
  37         return r;
  38 }
  39
  40 static void sdram_set_spd_registers(const struct mem_controller *ctrl)
  41 {
  42         /* Total size of DIMM = 2^row address (byte 3) * 2^col address (byte 4) *
  43          *                      component Banks (byte 17) * module banks, side (byte 5) *
  44          *                      width in bits (byte 6,7)
  45          *                    = Density per side (byte 31) * number of sides (byte 5) */
  46         /* 1. Initialize GLMC registers base on SPD values, do one DIMM for now */
  47         msr_t msr;
  48         unsigned char module_banks, val;
  49
  50         msr = rdmsr(MC_CF07_DATA);
  51
  52         /* get module banks (sides) per dimm, SPD byte 5 */
  53         module_banks = spd_read_byte(0xA0, 5);
  54         if (module_banks < 1 || module_banks > 2)
  55                 print_err("Module banks per dimm\r\n");
  56         module_banks >>= 1;
  57         msr.hi &= ~(1 << CF07_UPPER_D0_MB_SHIFT);
  58         msr.hi |= (module_banks << CF07_UPPER_D0_MB_SHIFT);
  59
  60         /* get component banks per module bank, SPD byte 17 */
  61         val = spd_read_byte(0xA0, 17);
  62         if (val < 2 || val > 4)
  63                 print_err("Component banks per module bank\r\n");
  64         val >>= 2;
  65         msr.hi &= ~(0x1 << CF07_UPPER_D0_CB_SHIFT);
  66         msr.hi |=  (val << CF07_UPPER_D0_CB_SHIFT);
  67
  68         /* get the module bank density, SPD byte 31  */
  69         val = spd_read_byte(0xA0, 31);
  70         val = fls(val);
  71         val <<= module_banks;
  72         msr.hi &= ~(0xf << CF07_UPPER_D0_SZ_SHIFT);
  73         msr.hi |=  (val << CF07_UPPER_D0_SZ_SHIFT);
  74
  75         /* page size = 2^col address */
  76         val = spd_read_byte(0xA0, 4);
  77         val -= 7;
  78         msr.hi &= ~(0x7 << CF07_UPPER_D0_PSZ_SHIFT);
  79         msr.hi |=  (val << CF07_UPPER_D0_PSZ_SHIFT);
  80
  81         print_debug("computed msr.hi ");
  82         print_debug_hex32(msr.hi);
  83         print_debug("\r\n");
  84
  85         msr.lo = 0x00003000;
  86         wrmsr(MC_CF07_DATA, msr);
  87
  88         msr = rdmsr(0x20000019);
  89         msr.hi = 0x18000108;
  90         msr.lo = 0x696332a3;
  91         wrmsr(0x20000019, msr);
  92
  93 }
  94
  95 #include "northbridge/amd/gx2/raminit.c"
  96 #include "sdram/generic_sdram.c"
  97
  98 #define PLLMSRhi 0x00001490
  99 #define PLLMSRlo 0x02000030
 100 #define PLLMSRlo1 ((0xde << 16) | (1 << 26) | (1 << 24))
 101 #define PLLMSRlo2 ((1<<14) |(1<<13) | (1<<0))
 102 #include "northbridge/amd/gx2/pll_reset.c"
 103 #include "cpu/amd/model_gx2/cpureginit.c"
 104
 105 static void msr_init(void)
 106 {
 107         __builtin_wrmsr(0x1808,  0x10f3bf00, 0x22fffc02);
 108
 109         __builtin_wrmsr(0x10000020, 0xfff80, 0x20000000);
 110         __builtin_wrmsr(0x10000021, 0x80fffe0, 0x20000000);
 111         __builtin_wrmsr(0x10000026, 0x400fffc0, 0x2cfbc040);
 112         __builtin_wrmsr(0x10000027, 0xfff00000, 0xff);
 113         __builtin_wrmsr(0x10000028, 0x7bf00100, 0x2000000f);
 114         __builtin_wrmsr(0x1000002c, 0xff030003, 0x20000000);
 115
 116         __builtin_wrmsr(0x10000080, 0x3, 0x0);
 117
 118         __builtin_wrmsr(0x40000020, 0xfff80, 0x20000000);
 119         __builtin_wrmsr(0x40000021, 0x80fffe0, 0x20000000);
 120         __builtin_wrmsr(0x40000023, 0x400fffc0, 0x20000040);
 121         __builtin_wrmsr(0x40000024, 0xff4ffffc, 0x200000ef);
 122         __builtin_wrmsr(0x40000029, 0x7bf00100, 0x2000000f);
 123         __builtin_wrmsr(0x4000002d, 0xff030003, 0x20000000);
 124
 125
 126         __builtin_wrmsr(0x50002001, 0x27, 0x0);
 127         __builtin_wrmsr(0x4c002001, 0x1, 0x0);
 128 #if 1
 129         __builtin_wrmsr(0x4c00000c, 0x0, 0x08);
 130         __builtin_wrmsr(0x4c000016, 0x0, 0x0);
 131         __builtin_wrmsr(0x4c00000c, 0x1, 0x0);
 132         __builtin_wrmsr(0x4c00005e, 0x03880000, 0x00);
 133         __builtin_wrmsr(0x4c00006f, 0x0000f000, 0x00);
 134         __builtin_wrmsr(0x4c00005f, 0x08000000, 0x00);
 135         __builtin_wrmsr(0x4c00000d, 0x82b5ad68, 0x80ad6b57);
 136         __builtin_wrmsr(0x4c00000c, 0x0, 0x0);
 137 #endif
 138 }
 139
 140
 141 static void main(unsigned long bist)
 142 {
 143         static const struct mem_controller memctrl [] = {
 144                 {.channel0 = {(0xa<<3)|0, (0xa<<3)|1}}
 145         };
 146
 147         msr_init();
 148
 149         w83627hf_enable_serial(SERIAL_DEV, TTYS0_BASE);
 150         uart_init();
 151         console_init();
 152
 153         cs5535_early_setup();
 154
 155         pll_reset();
 156
 157         cpuRegInit();
 158         print_err("done cpuRegInit\n");
 159
 160         sdram_initialize(1, memctrl);
 161
 162
 163         /* Check all of memory */
 164         //ram_check(0x00000000, 640*1024);
 165 }