src/mainboard/amd/pistachio/Options.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2008 Advanced Micro Devices, Inc.
   5 ##
   6 ## This program is free software; you can redistribute it and/or modify
   7 ## it under the terms of the GNU General Public License as published by
   8 ## the Free Software Foundation; version 2 of the License.
   9 ##
  10 ## This program is distributed in the hope that it will be useful,
  11 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  12 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13 ## GNU General Public License for more details.
  14 ##
  15 ## You should have received a copy of the GNU General Public License
  16 ## along with this program; if not, write to the Free Software
  17 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18 ##
  19 ##
  20 ##
  21
  22 uses HAVE_MP_TABLE
  23 uses CONFIG_ROMFS
  24 uses HAVE_PIRQ_TABLE
  25 uses HAVE_ACPI_TABLES
  26 uses USE_FALLBACK_IMAGE
  27 uses HAVE_FALLBACK_BOOT
  28 uses HAVE_HARD_RESET
  29 uses IRQ_SLOT_COUNT
  30 uses HAVE_OPTION_TABLE
  31 uses CONFIG_MAX_CPUS
  32 uses CONFIG_MAX_PHYSICAL_CPUS
  33 uses CONFIG_LOGICAL_CPUS
  34 uses CONFIG_IOAPIC
  35 uses CONFIG_SMP
  36 uses FALLBACK_SIZE
  37 uses ROM_SIZE
  38 uses ROM_SECTION_SIZE
  39 uses ROM_IMAGE_SIZE
  40 uses ROM_SECTION_SIZE
  41 uses ROM_SECTION_OFFSET
  42 uses CONFIG_ROM_PAYLOAD
  43 uses CONFIG_ROM_PAYLOAD_START
  44 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  45 uses PAYLOAD_SIZE
  46 uses _ROMBASE
  47 uses XIP_ROM_SIZE
  48 uses XIP_ROM_BASE
  49 uses STACK_SIZE
  50 uses HEAP_SIZE
  51 uses USE_OPTION_TABLE
  52 uses LB_CKS_RANGE_START
  53 uses LB_CKS_RANGE_END
  54 uses LB_CKS_LOC
  55 uses MAINBOARD_PART_NUMBER
  56 uses MAINBOARD_VENDOR
  57 uses MAINBOARD
  58 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  59 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  60 uses COREBOOT_EXTRA_VERSION
  61 uses _RAMBASE
  62 uses TTYS0_BAUD
  63 uses TTYS0_BASE
  64 uses TTYS0_LCS
  65 uses DEFAULT_CONSOLE_LOGLEVEL
  66 uses MAXIMUM_CONSOLE_LOGLEVEL
  67 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  68 uses CONFIG_CONSOLE_SERIAL8250
  69 uses HAVE_INIT_TIMER
  70 uses CONFIG_GDB_STUB
  71 uses CONFIG_GDB_STUB
  72 uses CROSS_COMPILE
  73 uses CC
  74 uses HOSTCC
  75 uses OBJCOPY
  76 uses CONFIG_CHIP_NAME
  77 uses CONFIG_CONSOLE_VGA
  78 uses CONFIG_PCI_ROM_RUN
  79 uses HW_MEM_HOLE_SIZEK
  80 uses HT_CHAIN_UNITID_BASE
  81 uses HT_CHAIN_END_UNITID_BASE
  82 uses SB_HT_CHAIN_ON_BUS0
  83
  84 uses USE_DCACHE_RAM
  85 uses DCACHE_RAM_BASE
  86 uses DCACHE_RAM_SIZE
  87 uses DCACHE_RAM_GLOBAL_VAR_SIZE
  88 uses CONFIG_USE_INIT
  89
  90 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  91 uses CONFIG_USE_PRINTK_IN_CAR
  92
  93 uses CONFIG_VIDEO_MB
  94 uses CONFIG_GFXUMA
  95 uses HAVE_MAINBOARD_RESOURCES
  96
  97 ###
  98 ### Build options
  99 ###
 100
 101 ##
 102 ## ROM_SIZE is the size of boot ROM that this board will use.
 103 ##
 104 default ROM_SIZE=524288
 105
 106 ##
 107 ## FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 108 ##
 109 #default FALLBACK_SIZE=131072
 110 #256K
 111 default FALLBACK_SIZE=0x40000
 112
 113 ##
 114 ## Build code for the fallback boot
 115 ##
 116 default HAVE_FALLBACK_BOOT=1
 117
 118 ##
 119 ## Build code to reset the motherboard from coreboot
 120 ##
 121 default HAVE_HARD_RESET=1
 122
 123 ##
 124 ## Build code to export a programmable irq routing table
 125 ##
 126 default HAVE_PIRQ_TABLE=1
 127 default IRQ_SLOT_COUNT=11
 128
 129 ##
 130 ## Build code to export an x86 MP table
 131 ## Useful for specifying IRQ routing values
 132 ##
 133 default HAVE_MP_TABLE=1
 134
 135 ## ACPI tables will be included
 136 default HAVE_ACPI_TABLES=1
 137
 138 ##
 139 ## Build code to export a CMOS option table
 140 ##
 141 default HAVE_OPTION_TABLE=0
 142
 143 ##
 144 ## Move the default coreboot cmos range off of AMD RTC registers
 145 ##
 146 default LB_CKS_RANGE_START=49
 147 default LB_CKS_RANGE_END=122
 148 default LB_CKS_LOC=123
 149
 150 ##
 151 ## Build code for SMP support
 152 ## Only worry about 2 micro processors
 153 ##
 154 default CONFIG_SMP=1
 155 default CONFIG_MAX_CPUS=2
 156
 157 default CONFIG_MAX_PHYSICAL_CPUS=1
 158 default CONFIG_LOGICAL_CPUS=1
 159
 160 #CHIP_NAME ?
 161 default CONFIG_CHIP_NAME=1
 162
 163 #1G memory hole
 164 default HW_MEM_HOLE_SIZEK=0x100000
 165
 166 #VGA Console
 167 default CONFIG_CONSOLE_VGA=1
 168 default CONFIG_PCI_ROM_RUN=1
 169
 170 # BTDC: Only one HT device on Herring.
 171 #HT Unit ID offset
 172 #default HT_CHAIN_UNITID_BASE=0x6
 173 default HT_CHAIN_UNITID_BASE=0x0
 174
 175
 176 #real SB Unit ID
 177 default HT_CHAIN_END_UNITID_BASE=0x1
 178
 179 #make the SB HT chain on bus 0
 180 default SB_HT_CHAIN_ON_BUS0=1
 181
 182 ##
 183 ## enable CACHE_AS_RAM specifics
 184 ##
 185 default USE_DCACHE_RAM=1
 186 default DCACHE_RAM_BASE=0xc8000
 187 default DCACHE_RAM_SIZE=0x8000
 188 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x01000
 189 default CONFIG_USE_INIT=0
 190
 191 ##
 192 ## Build code to setup a generic IOAPIC
 193 ##
 194 default CONFIG_IOAPIC=1
 195
 196 ##
 197 ## Clean up the motherboard id strings
 198 ##
 199 default MAINBOARD_PART_NUMBER="pistachio"
 200 default MAINBOARD_VENDOR="amd"
 201 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1022
 202 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x3050
 203
 204
 205 ###
 206 ### coreboot layout values
 207 ###
 208
 209 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 210 default ROM_IMAGE_SIZE = 65536
 211
 212 ##
 213 ## Use a small 8K stack
 214 ##
 215 default STACK_SIZE=0x2000
 216
 217 ##
 218 ## Use a small 16K heap
 219 ##
 220 default HEAP_SIZE=0x4000
 221
 222 ##
 223 ## Only use the option table in a normal image
 224 ##
 225 #default USE_OPTION_TABLE = !USE_FALLBACK_IMAGE
 226 default USE_OPTION_TABLE = 0
 227
 228 ##
 229 ## coreboot C code runs at this location in RAM
 230 ##
 231 default _RAMBASE=0x00004000
 232
 233 ##
 234 ## Load the payload from the ROM
 235 ##
 236 default CONFIG_ROM_PAYLOAD = 1
 237
 238 ###
 239 ### Defaults of options that you may want to override in the target config file
 240 ###
 241
 242 ##
 243 ## The default compiler
 244 ##
 245 default CC="$(CROSS_COMPILE)gcc -m32"
 246 default HOSTCC="gcc"
 247
 248 ##
 249 ## Disable the gdb stub by default
 250 ##
 251 default CONFIG_GDB_STUB=0
 252
 253
 254 default CONFIG_USE_PRINTK_IN_CAR=1
 255
 256 ##
 257 ## The Serial Console
 258 ##
 259
 260 # To Enable the Serial Console
 261 default CONFIG_CONSOLE_SERIAL8250=1
 262
 263 ## Select the serial console baud rate
 264 default TTYS0_BAUD=115200
 265 #default TTYS0_BAUD=57600
 266 #default TTYS0_BAUD=38400
 267 #default TTYS0_BAUD=19200
 268 #default TTYS0_BAUD=9600
 269 #default TTYS0_BAUD=4800
 270 #default TTYS0_BAUD=2400
 271 #default TTYS0_BAUD=1200
 272
 273 # Select the serial console base port
 274 default TTYS0_BASE=0x3f8
 275
 276 # Select the serial protocol
 277 # This defaults to 8 data bits, 1 stop bit, and no parity
 278 default TTYS0_LCS=0x3
 279
 280 ##
 281 ### Select the coreboot loglevel
 282 ##
 283 ## EMERG      1   system is unusable
 284 ## ALERT      2   action must be taken immediately
 285 ## CRIT       3   critical conditions
 286 ## ERR        4   error conditions
 287 ## WARNING    5   warning conditions
 288 ## NOTICE     6   normal but significant condition
 289 ## INFO       7   informational
 290 ## DEBUG      8   debug-level messages
 291 ## SPEW       9   Way too many details
 292
 293 ## Request this level of debugging output
 294 default  DEFAULT_CONSOLE_LOGLEVEL=8
 295 ## At a maximum only compile in this level of debugging
 296 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 297
 298 ##
 299 ## Select power on after power fail setting
 300 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 301
 302 default CONFIG_VIDEO_MB=1
 303 default CONFIG_GFXUMA=1
 304 default HAVE_MAINBOARD_RESOURCES=1
 305
 306 ### End Options.lb
 307 #
 308 # ROMFS
 309 #
 310 #
 311 default CONFIG_ROMFS=0
 312 end