src/mainboard/amd/norwich/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #define ASSEMBLY 1
  22
  23 #include <stdint.h>
  24 #include <device/pci_def.h>
  25 #include <arch/io.h>
  26 #include <device/pnp_def.h>
  27 #include <arch/hlt.h>
  28 #include "pc80/serial.c"
  29 #include "arch/i386/lib/console.c"
  30 #include "lib/ramtest.c"
  31 #include "cpu/x86/bist.h"
  32 #include "cpu/x86/msr.h"
  33 #include <cpu/amd/lxdef.h>
  34 #include <cpu/amd/geode_post_code.h>
  35 #include "southbridge/amd/cs5536/cs5536.h"
  36
  37 #define POST_CODE(x) outb(x, 0x80)
  38
  39 #include "southbridge/amd/cs5536/cs5536_early_smbus.c"
  40 #include "southbridge/amd/cs5536/cs5536_early_setup.c"
  41
  42 static inline int spd_read_byte(unsigned int device, unsigned int address)
  43 {
  44         return smbus_read_byte(device, address);
  45 }
  46
  47 #define ManualConf 0            /* Do automatic strapped PLL config */
  48 #define PLLMSRhi 0x00001490     /* manual settings for the PLL */
  49 #define PLLMSRlo 0x02000030
  50 #define DIMM0 0xA0
  51 #define DIMM1 0xA2
  52
  53 #include "northbridge/amd/lx/raminit.h"
  54 #include "northbridge/amd/lx/pll_reset.c"
  55 #include "northbridge/amd/lx/raminit.c"
  56 #include "lib/generic_sdram.c"
  57 #include "cpu/amd/model_lx/cpureginit.c"
  58 #include "cpu/amd/model_lx/syspreinit.c"
  59
  60 static void msr_init(void)
  61 {
  62         msr_t msr;
  63
  64         /* Setup access to the cache for under 1MB. */
  65         msr.hi = 0x24fffc02;
  66         msr.lo = 0x1000A000;    /* 0-A0000 write back */
  67         wrmsr(CPU_RCONF_DEFAULT, msr);
  68
  69         msr.hi = 0x0;           /* write back */
  70         msr.lo = 0x0;
  71         wrmsr(CPU_RCONF_A0_BF, msr);
  72         wrmsr(CPU_RCONF_C0_DF, msr);
  73         wrmsr(CPU_RCONF_E0_FF, msr);
  74
  75         /* Setup access to the cache for under 640K. Note MC not setup yet. */
  76         msr.hi = 0x20000000;
  77         msr.lo = 0xfff80;
  78         wrmsr(MSR_GLIU0 + 0x20, msr);
  79
  80         msr.hi = 0x20000000;
  81         msr.lo = 0x80fffe0;
  82         wrmsr(MSR_GLIU0 + 0x21, msr);
  83
  84         msr.hi = 0x20000000;
  85         msr.lo = 0xfff80;
  86         wrmsr(MSR_GLIU1 + 0x20, msr);
  87
  88         msr.hi = 0x20000000;
  89         msr.lo = 0x80fffe0;
  90         wrmsr(MSR_GLIU1 + 0x21, msr);
  91 }
  92
  93 static void mb_gpio_init(void)
  94 {
  95         /* Early mainboard specific GPIO setup. */
  96 }
  97
  98 void cache_as_ram_main(void)
  99 {
 100         POST_CODE(0x01);
 101
 102         static const struct mem_controller memctrl[] = {
 103                 {.channel0 = {(0xa << 3) | 0, (0xa << 3) | 1}}
 104         };
 105
 106         SystemPreInit();
 107         msr_init();
 108
 109         cs5536_early_setup();
 110
 111         /* Note: must do this AFTER the early_setup! It is counting on some
 112          * early MSR setup for CS5536.
 113          */
 114         /* cs5536_disable_internal_uart: disable them for now, set them
 115          * up later...
 116          */
 117         /* If debug. real setup done in chipset init via Config.lb. */
 118         cs5536_setup_onchipuart(1);
 119         mb_gpio_init();
 120         uart_init();
 121         console_init();
 122
 123         pll_reset(ManualConf);
 124
 125         cpuRegInit();
 126
 127         sdram_initialize(1, memctrl);
 128
 129         /* Check memory. */
 130         /* ram_check(0x00000000, 640 * 1024); */
 131
 132         /* Memory is setup. Return to cache_as_ram.inc and continue to boot. */
 133         return;
 134 }