src/mainboard/amd/norwich/mainboard.c

   1 /*
   2 * This file is part of the LinuxBIOS project.
   3 *
   4 * Copyright (C) 2007 Advanced Micro Devices
   5 *
   6 * This program is free software; you can redistribute it and/or modify
   7 * it under the terms of the GNU General Public License version 2 as
   8 * published by the Free Software Foundation.
   9 *
  10 * This program is distributed in the hope that it will be useful,
  11 * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13 * GNU General Public License for more details.
  14 *
  15 * You should have received a copy of the GNU General Public License
  16 * along with this program; if not, write to the Free Software
  17 * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA      02110-1301 USA
  18 */
  19
  20 #include <console/console.h>
  21 #include <device/device.h>
  22 #include <arch/io.h>
  23 #include <cpu/x86/msr.h>
  24 #include <cpu/amd/lxdef.h>
  25 #include <device/pci_def.h>
  26 #include "../../../southbridge/amd/cs5536/cs5536.h"
  27 #include "chip.h"
  28
  29 /* Print the platform configuration - do before PCI init or it will not work right */
  30 void print_conf(void) {
  31 #if DEFAULT_CONSOLE_LOGLEVEL >= BIOS_ERR
  32         int i;
  33         unsigned long iol;
  34         msr_t msr;
  35
  36         int cpu_msr_defs[] =  { CPU_BC_L2_CONF, CPU_IM_CONFIG,
  37                                                         CPU_DM_CONFIG0,  CPU_RCONF_DEFAULT,
  38                                                         CPU_RCONF_BYPASS, CPU_RCONF_A0_BF, CPU_RCONF_C0_DF, CPU_RCONF_E0_FF,
  39                                                         CPU_RCONF_SMM, CPU_RCONF_DMM, GLCP_DELAY_CONTROLS, GL_END
  40                                                         };
  41
  42         int gliu0_msr_defs[] = {MSR_GLIU0_BASE1, MSR_GLIU0_BASE2,  MSR_GLIU0_BASE4, MSR_GLIU0_BASE5, MSR_GLIU0_BASE6,
  43                                                          GLIU0_P2D_BMO_0, GLIU0_P2D_BMO_1, MSR_GLIU0_SYSMEM,
  44                                                          GLIU0_P2D_RO_0, GLIU0_P2D_RO_1, GLIU0_P2D_RO_2, MSR_GLIU0_SHADOW,
  45                                                          GLIU0_IOD_BM_0, GLIU0_IOD_BM_1, GLIU0_IOD_BM_2,
  46                                                          GLIU0_IOD_SC_0, GLIU0_IOD_SC_1, GLIU0_IOD_SC_2, GLIU0_IOD_SC_3, GLIU0_IOD_SC_4, GLIU0_IOD_SC_5,
  47                                                          GLIU0_GLD_MSR_COH, GL_END
  48                                                         };
  49
  50         int gliu1_msr_defs[] = {MSR_GLIU1_BASE1, MSR_GLIU1_BASE2, MSR_GLIU1_BASE3, MSR_GLIU1_BASE4, MSR_GLIU1_BASE5, MSR_GLIU1_BASE6,
  51                                                          MSR_GLIU1_BASE7, MSR_GLIU1_BASE8, MSR_GLIU1_BASE9, MSR_GLIU1_BASE10,
  52                                                          GLIU1_P2D_R_0, GLIU1_P2D_R_1, GLIU1_P2D_R_2, GLIU1_P2D_R_3, MSR_GLIU1_SHADOW,
  53                                                          GLIU1_IOD_BM_0, GLIU1_IOD_BM_1, GLIU1_IOD_BM_2,
  54                                                          GLIU1_IOD_SC_0, GLIU1_IOD_SC_1, GLIU1_IOD_SC_2, GLIU1_IOD_SC_3,
  55                                                          GLIU1_GLD_MSR_COH, GL_END
  56                                                         };
  57
  58         int rconf_msr[] = { CPU_RCONF0, CPU_RCONF1, CPU_RCONF2, CPU_RCONF3, CPU_RCONF4,
  59                                                 CPU_RCONF5, CPU_RCONF6, CPU_RCONF7, GL_END
  60                                                         };
  61
  62         int cs5536_msr[] = { MDD_LBAR_GPIO, MDD_LBAR_FLSH0, MDD_LBAR_FLSH1, MDD_LEG_IO, MDD_PIN_OPT,
  63                                                  MDD_IRQM_ZLOW, MDD_IRQM_ZHIGH, MDD_IRQM_PRIM, GL_END
  64                                                         };
  65
  66         int pci_msr[] = { GLPCI_CTRL, GLPCI_ARB, GLPCI_REN, GLPCI_A0_BF, GLPCI_C0_DF, GLPCI_E0_FF,
  67                                           GLPCI_RC0, GLPCI_RC1, GLPCI_RC2, GLPCI_RC3, GLPCI_ExtMSR, GLPCI_SPARE,
  68                                                  GL_END
  69                                                         };
  70
  71         int dma_msr[] =  { MDD_DMA_MAP, MDD_DMA_SHAD1, MDD_DMA_SHAD2, MDD_DMA_SHAD3, MDD_DMA_SHAD4,
  72                                                         MDD_DMA_SHAD5, MDD_DMA_SHAD6, MDD_DMA_SHAD7, MDD_DMA_SHAD8,
  73                                                         MDD_DMA_SHAD9, GL_END
  74                                                         };
  75
  76
  77         printk_debug("---------- CPU ------------\n");
  78
  79         for(i = 0; cpu_msr_defs[i] != GL_END; i++) {
  80                 msr = rdmsr(cpu_msr_defs[i]);
  81                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", cpu_msr_defs[i], msr.hi, msr.lo);
  82         }
  83
  84         printk_debug("---------- GLIU 0 ------------\n");
  85
  86         for(i = 0; gliu0_msr_defs[i] != GL_END; i++) {
  87                 msr = rdmsr(gliu0_msr_defs[i]);
  88                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", gliu0_msr_defs[i], msr.hi, msr.lo);
  89         }
  90
  91         printk_debug("---------- GLIU 1 ------------\n");
  92
  93         for(i = 0; gliu1_msr_defs[i] != GL_END; i++) {
  94                 msr = rdmsr(gliu1_msr_defs[i]);
  95                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", gliu1_msr_defs[i], msr.hi, msr.lo);
  96         }
  97
  98         printk_debug("---------- RCONF ------------\n");
  99
 100         for(i = 0; rconf_msr[i] != GL_END; i++) {
 101                 msr = rdmsr(rconf_msr[i]);
 102                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", rconf_msr[i], msr.hi, msr.lo);
 103         }
 104
 105         printk_debug("---------- VARIA ------------\n");
 106         msr = rdmsr(0x51300010);
 107         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", 0x51300010, msr.hi, msr.lo);
 108
 109         msr = rdmsr(0x51400015);
 110         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", 0x51400015, msr.hi, msr.lo);
 111
 112         printk_debug("---------- DIVIL IRQ ------------\n");
 113         msr = rdmsr(MDD_IRQM_YLOW);
 114         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_YLOW, msr.hi, msr.lo);
 115         msr = rdmsr(MDD_IRQM_YHIGH);
 116         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_YHIGH, msr.hi, msr.lo);
 117         msr = rdmsr(MDD_IRQM_ZLOW);
 118         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_ZLOW, msr.hi, msr.lo);
 119         msr = rdmsr(MDD_IRQM_ZHIGH);
 120         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_ZHIGH, msr.hi, msr.lo);
 121
 122
 123         printk_debug("---------- PCI ------------\n");
 124
 125         for(i = 0; pci_msr[i] != GL_END; i++) {
 126                 msr = rdmsr(pci_msr[i]);
 127                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", pci_msr[i], msr.hi, msr.lo);
 128         }
 129
 130         printk_debug("---------- LPC/UART DMA ------------\n");
 131
 132         for(i = 0; dma_msr[i] != GL_END; i++) {
 133                 msr = rdmsr(dma_msr[i]);
 134                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", dma_msr[i], msr.hi, msr.lo);
 135         }
 136
 137         printk_debug("---------- CS5536 ------------\n");
 138
 139         for(i = 0; cs5536_msr[i] != GL_END; i++) {
 140                 msr = rdmsr(cs5536_msr[i]);
 141                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", cs5536_msr[i], msr.hi, msr.lo);
 142         }
 143
 144         iol = inl(GPIO_IO_BASE + GPIOL_INPUT_ENABLE);
 145         printk_debug("IOR 0x%08X is now 0x%08X\n", GPIO_IO_BASE + GPIOL_INPUT_ENABLE, iol);
 146         iol = inl(GPIOL_EVENTS_ENABLE);
 147         printk_debug("IOR 0x%08X is now 0x%08X\n", GPIO_IO_BASE + GPIOL_EVENTS_ENABLE, iol);
 148         iol = inl(GPIOL_INPUT_INVERT_ENABLE);
 149         printk_debug("IOR 0x%08X is now 0x%08X\n", GPIO_IO_BASE + GPIOL_INPUT_INVERT_ENABLE, iol);
 150         iol = inl(GPIO_MAPPER_X);
 151         printk_debug("IOR 0x%08X is now 0x%08X\n", GPIO_IO_BASE + GPIO_MAPPER_X, iol);
 152 #endif //DEFAULT_CONSOLE_LOGLEVEL >= BIOS_ERR
 153 }
 154
 155 static void init(struct device *dev) {
 156         printk_debug("Norwich ENTER %s\n", __FUNCTION__);
 157         printk_debug("Norwich EXIT %s\n", __FUNCTION__);
 158 }
 159
 160 static void enable_dev(struct device *dev)
 161 {
 162                 dev->ops->init = init;
 163 }
 164
 165 struct chip_operations mainboard_amd_norwich_ops = {
 166         CHIP_NAME("AMD Norwich Mainboard")
 167                 .enable_dev = enable_dev,
 168
 169 };