src/mainboard/amd/norwich/Config.lb

   1 ## CONFIG_XIP_ROM_SIZE must be a power of 2.
   2 default CONFIG_XIP_ROM_SIZE = 64 * 1024
   3 include /config/nofailovercalculation.lb
   4
   5 ##
   6 ## Set all of the defaults for an x86 architecture
   7 ##
   8
   9 arch i386 end
  10
  11 ##
  12 ## Build the objects we have code for in this directory.
  13 ##
  14
  15 driver mainboard.o
  16
  17 if CONFIG_GENERATE_PIRQ_TABLE
  18         object irq_tables.o
  19 end
  20
  21 #object reset.o
  22
  23         #compile cache_as_ram.c to auto.inc
  24         makerule ./cache_as_ram_auto.inc
  25                         depends "$(CONFIG_MAINBOARD)/cache_as_ram_auto.c option_table.h"
  26                         action "$(CC) $(DISTRO_CFLAGS) $(CFLAGS) $(CPPFLAGS) $(DEBUG_CFLAGS) -I$(TOP)/src -I. -c -S $(CONFIG_MAINBOARD)/cache_as_ram_auto.c -o $@"
  27                         action "perl -e 's/\.rodata/.rom.data/g' -pi $@"
  28                         action "perl -e 's/\.text/.section .rom.text/g' -pi $@"
  29         end
  30
  31 ##
  32 ## Build our 16 bit and 32 bit coreboot entry code
  33 ##
  34 mainboardinit cpu/x86/16bit/entry16.inc
  35 mainboardinit cpu/x86/32bit/entry32.inc
  36 ldscript /cpu/x86/16bit/entry16.lds
  37 ldscript /cpu/x86/32bit/entry32.lds
  38
  39 ##
  40 ## Build our reset vector (This is where coreboot is entered)
  41 ##
  42 if CONFIG_USE_FALLBACK_IMAGE
  43         mainboardinit cpu/x86/16bit/reset16.inc
  44         ldscript /cpu/x86/16bit/reset16.lds
  45 else
  46         mainboardinit cpu/x86/32bit/reset32.inc
  47         ldscript /cpu/x86/32bit/reset32.lds
  48 end
  49
  50 ### Should this be in the northbridge code?
  51 #not in serengeti_cheetah mainboardinit arch/i386/lib/cpu_reset.inc
  52
  53 ##
  54 ## Include an id string (For safe flashing)
  55 ##
  56 mainboardinit arch/i386/lib/id.inc
  57 ldscript /arch/i386/lib/id.lds
  58
  59 ###
  60 ### This is the early phase of coreboot startup
  61 ### Things are delicate and we test to see if we should
  62 ### failover to another image.
  63 ###
  64 if CONFIG_USE_FALLBACK_IMAGE
  65         ldscript /arch/i386/lib/failover.lds
  66 #       mainboardinit ./failover.inc
  67 end
  68
  69 ###
  70 ### O.k. We aren't just an intermediary anymore!
  71 ###
  72
  73 ##
  74 ## Setup RAM
  75 ##
  76 mainboardinit cpu/x86/fpu/enable_fpu.inc
  77
  78         mainboardinit cpu/amd/model_lx/cache_as_ram.inc
  79         mainboardinit ./cache_as_ram_auto.inc
  80
  81 ##
  82 ## Include the secondary Configuration files
  83 ##
  84 dir /pc80
  85 config chip.h
  86
  87 chip northbridge/amd/lx
  88         device pci_domain 0 on
  89                 device pci 1.0 on end   # Northbridge
  90                 device pci 1.1 on end   # Graphics
  91                 chip southbridge/amd/cs5536
  92                         # IRQ 12 and 1 unmasked,  Keyboard and Mouse IRQs. OK
  93                         # SIRQ Mode = Active(Quiet) mode. Save power....
  94                         # Invert mask = IRQ 12 and 1 are active high. Keyboard and Mouse IRQs. OK
  95                         register "lpc_serirq_enable" = "0x00001002"
  96                         register "lpc_serirq_polarity" = "0x0000EFFD"
  97                         register "lpc_serirq_mode" = "1"
  98                         register "enable_gpio_int_route" = "0x0D0C0700"
  99                         register "enable_ide_nand_flash" = "0" # 0:ide mode, 1:flash
 100                         register "enable_USBP4_device" = "0"    #0: host, 1:device
 101                         register "enable_USBP4_overcurrent" = "0" #0:off, xxxx:overcurrent setting CS5536 Data Book (pages 380-381)
 102                         register "com1_enable" = "1"
 103                         register "com1_address" = "0x3F8"
 104                         register "com1_irq" = "4"
 105                         register "com2_enable" = "0"
 106                         register "com2_address" = "0x2F8"
 107                         register "com2_irq" = "3"
 108                         register "unwanted_vpci[0]" = "0"       # End of list has a zero
 109                         device pci b.0 on end   # Slot 3
 110                         device pci c.0 on end   # Slot 4
 111                         device pci d.0 on end   # Slot 1
 112                         device pci e.0 on end   # Slot 2
 113                         device pci f.0 on end   # ISA Bridge
 114                         device pci f.2 on end   # IDE Controller
 115                         device pci f.3 on end   # Audio
 116                         device pci f.4 on end   # OHCI
 117                         device pci f.5 on end   # EHCI
 118                 end
 119         end
 120         # APIC cluster is late CPU init.
 121         device apic_cluster 0 on
 122                 chip cpu/amd/model_lx
 123                         device apic 0 on end
 124                 end
 125         end
 126 end
 127