src/mainboard/amd/mahogany_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 //#define SYSTEM_TYPE 0 /* SERVER */
  21 #define SYSTEM_TYPE 1   /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 #define RAMINIT_SYSINFO 1
  25 #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  26
  27 #define SET_NB_CFG_54 1
  28
  29 //used by raminit
  30 #define QRANK_DIMM_SUPPORT 1
  31
  32 //used by incoherent_ht
  33 #define FAM10_SCAN_PCI_BUS 0
  34 #define FAM10_ALLOCATE_IO_RANGE 0
  35
  36 //used by init_cpus and fidvid
  37 #define SET_FIDVID 1
  38 #define SET_FIDVID_CORE_RANGE 0
  39
  40 #include <stdint.h>
  41 #include <string.h>
  42 #include <device/pci_def.h>
  43 #include <device/pci_ids.h>
  44 #include <arch/io.h>
  45 #include <device/pnp_def.h>
  46 #include <arch/romcc_io.h>
  47 #include <cpu/x86/lapic.h>
  48 #include "option_table.h"
  49 #include "pc80/mc146818rtc_early.c"
  50 #include "console/console.c"
  51 #include "pc80/serial.c"
  52 #include "lib/ramtest.c"
  53 #include <cpu/amd/model_10xxx_rev.h>
  54 #include "northbridge/amd/amdfam10/raminit.h"
  55 #include "northbridge/amd/amdfam10/amdfam10.h"
  56
  57 #include "cpu/x86/lapic/boot_cpu.c"
  58 #include "northbridge/amd/amdfam10/reset_test.c"
  59
  60 #include <console/loglevel.h>
  61 #include "cpu/x86/bist.h"
  62
  63 static int smbus_read_byte(u32 device, u32 address);
  64
  65 #include "superio/ite/it8718f/it8718f_early_serial.c"
  66 #include "cpu/x86/mtrr/earlymtrr.c"
  67 #include <cpu/amd/mtrr.h>
  68 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  69
  70 #include "southbridge/amd/rs780/rs780_early_setup.c"
  71 #include "southbridge/amd/sb700/sb700_early_setup.c"
  72 #include "northbridge/amd/amdfam10/debug.c"
  73
  74 static void memreset_setup(void)
  75 {
  76 }
  77
  78 static void memreset(int controllers, const struct mem_controller *ctrl)
  79 {
  80 }
  81
  82 static void activate_spd_rom(const struct mem_controller *ctrl)
  83 {
  84 }
  85
  86 static int spd_read_byte(u32 device, u32 address)
  87 {
  88         int result;
  89         result = smbus_read_byte(device, address);
  90         return result;
  91 }
  92
  93 #include "northbridge/amd/amdfam10/amdfam10.h"
  94 #include "northbridge/amd/amdht/ht_wrapper.c"
  95
  96 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  97 #include "northbridge/amd/amdfam10/raminit_amdmct.c"
  98 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  99
 100 #include "resourcemap.c"
 101 #include "cpu/amd/quadcore/quadcore.c"
 102 #include "cpu/amd/car/copy_and_run.c"
 103 #include "cpu/amd/car/post_cache_as_ram.c"
 104 #include "cpu/amd/model_10xxx/init_cpus.c"
 105 #include "cpu/amd/model_10xxx/fidvid.c"
 106
 107 #include "northbridge/amd/amdfam10/early_ht.c"
 108 #include "southbridge/amd/sb700/sb700_early_setup.c"
 109
 110 //#include "spd_addr.h"
 111 #include "cpu/amd/microcode/microcode.c"
 112 #include "cpu/amd/model_10xxx/update_microcode.c"
 113
 114 #define RC00  0
 115 #define RC01  1
 116
 117 #define DIMM0 0x50
 118 #define DIMM1 0x51
 119 #define DIMM2 0x52
 120 #define DIMM3 0x53
 121
 122 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 123 {
 124
 125         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 126         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
 127         u32 bsp_apicid = 0;
 128         u32 val;
 129         msr_t msr;
 130
 131         if (!cpu_init_detectedx && boot_cpu()) {
 132                 /* Nothing special needs to be done to find bus 0 */
 133                 /* Allow the HT devices to be found */
 134                 /* mov bsp to bus 0xff when > 8 nodes */
 135                 set_bsp_node_CHtExtNodeCfgEn();
 136                 enumerate_ht_chain();
 137
 138                 sb700_pci_port80();
 139         }
 140
 141         post_code(0x30);
 142
 143         if (bist == 0) {
 144                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 145                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 146         }
 147
 148         post_code(0x32);
 149
 150         enable_rs780_dev8();
 151         sb700_lpc_init();
 152
 153         it8718f_enable_serial(0, CONFIG_TTYS0_BASE);
 154         uart_init();
 155         console_init();
 156         printk(BIOS_DEBUG, "\n");
 157
 158 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 159
 160         /* Halt if there was a built in self test failure */
 161         report_bist_failure(bist);
 162
 163         // Load MPB
 164         val = cpuid_eax(1);
 165         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 166         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 167         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 168         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 169
 170         /* Setup sysinfo defaults */
 171         set_sysinfo_in_ram(0);
 172
 173         update_microcode(val);
 174         post_code(0x33);
 175
 176         cpuSetAMDMSR();
 177         post_code(0x34);
 178
 179         amd_ht_init(sysinfo);
 180         post_code(0x35);
 181
 182         /* Setup nodes PCI space and start core 0 AP init. */
 183         finalize_node_setup(sysinfo);
 184
 185         /* Setup any mainboard PCI settings etc. */
 186         setup_mb_resource_map();
 187         post_code(0x36);
 188
 189         /* wait for all the APs core0 started by finalize_node_setup. */
 190         /* FIXME: A bunch of cores are going to start output to serial at once.
 191            It would be nice to fixup prink spinlocks for ROM XIP mode.
 192            I think it could be done by putting the spinlock flag in the cache
 193            of the BSP located right after sysinfo.
 194          */
 195         wait_all_core0_started();
 196
 197  #if CONFIG_LOGICAL_CPUS==1
 198         /* Core0 on each node is configured. Now setup any additional cores. */
 199         printk(BIOS_DEBUG, "start_other_cores()\n");
 200         start_other_cores();
 201         post_code(0x37);
 202         wait_all_other_cores_started(bsp_apicid);
 203  #endif
 204
 205         post_code(0x38);
 206
 207         /* run _early_setup before soft-reset. */
 208         rs780_early_setup();
 209         sb700_early_setup();
 210
 211  #if SET_FIDVID == 1
 212         msr = rdmsr(0xc0010071);
 213         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 214
 215         /* FIXME: The sb fid change may survive the warm reset and only
 216            need to be done once.*/
 217         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 218
 219         post_code(0x39);
 220
 221         if (!warm_reset_detect(0)) {                    // BSP is node 0
 222                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 223         } else {
 224                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 225         }
 226
 227         post_code(0x3A);
 228
 229         /* show final fid and vid */
 230         msr=rdmsr(0xc0010071);
 231         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 232  #endif
 233
 234         rs780_htinit();
 235
 236         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 237         if (!warm_reset_detect(0)) {
 238                 print_info("...WARM RESET...\n\n\n");
 239                 soft_reset();
 240                 die("After soft_reset_x - shouldn't see this message!!!\n");
 241         }
 242
 243         post_code(0x3B);
 244
 245         /* It's the time to set ctrl in sysinfo now; */
 246         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 247         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 248         post_code(0x3D);
 249
 250         memreset_setup();
 251         post_code(0x40);
 252
 253 //      die("Die Before MCT init.");
 254
 255         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 256         raminit_amdmct(sysinfo);
 257         post_code(0x41);
 258
 259 /*
 260         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 261         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 262         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 263         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 264 */
 265
 266 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 267 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 268
 269 //      die("After MCT init before CAR disabled.");
 270
 271         rs780_before_pci_init();
 272         sb700_before_pci_init();
 273
 274         post_code(0x42);
 275         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 276         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 277         post_code(0x43);        // Should never see this post code.
 278 }
 279