src/mainboard/amd/db800/Config.lb

   1 ##
   2 ## Compute the location and size of where this firmware image
   3 ## (coreboot plus bootloader) will live in the boot rom chip.
   4 ##
   5 if USE_FALLBACK_IMAGE
   6         default ROM_SECTION_SIZE   = FALLBACK_SIZE
   7         default ROM_SECTION_OFFSET = ( ROM_SIZE - FALLBACK_SIZE )
   8 else
   9         default ROM_SECTION_SIZE   = ( ROM_SIZE - FALLBACK_SIZE )
  10         default ROM_SECTION_OFFSET = 0
  11 end
  12
  13 ##
  14 ## Compute the start location and size size of
  15 ## The coreboot bootloader.
  16 ##
  17
  18 default CONFIG_ROM_PAYLOAD_START = (0xffffffff - ROM_SIZE + ROM_SECTION_OFFSET + 1)
  19 default PAYLOAD_SIZE                    = ( ROM_SECTION_SIZE - ROM_IMAGE_SIZE )
  20
  21 ##
  22 ## Compute where this copy of coreboot will start in the boot rom
  23 ##
  24 default _ROMBASE          = ( CONFIG_ROM_PAYLOAD_START + PAYLOAD_SIZE )
  25
  26 ##
  27 ## Compute a range of ROM that can cached to speed up coreboot,
  28 ## execution speed.
  29 ##
  30 ## XIP_ROM_SIZE must be a power of 2.
  31 ## XIP_ROM_BASE must be a multiple of XIP_ROM_SIZE
  32 ##
  33 default XIP_ROM_SIZE=65536
  34 default XIP_ROM_BASE = ( _ROMBASE + ROM_IMAGE_SIZE - XIP_ROM_SIZE )
  35
  36
  37 ##
  38 ## Set all of the defaults for an x86 architecture
  39 ##
  40
  41 arch i386 end
  42
  43 ##
  44 ## Build the objects we have code for in this directory.
  45 ##
  46
  47 driver mainboard.o
  48
  49 if HAVE_PIRQ_TABLE
  50         object irq_tables.o
  51 end
  52
  53 if USE_DCACHE_RAM
  54         #compile cache_as_ram.c to auto.inc
  55         makerule ./cache_as_ram_auto.inc
  56                         depends "$(MAINBOARD)/cache_as_ram_auto.c option_table.h"
  57                         action "$(CC) $(DISTRO_CFLAGS) -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/cache_as_ram_auto.c -Os -nostdinc -nostdlib -fno-builtin -Wall -c -S -o $@"
  58                         action "perl -e 's/.rodata/.rom.data/g' -pi $@"
  59                         action "perl -e 's/.text/.section .rom.text/g' -pi $@"
  60         end
  61 end
  62
  63
  64 ##
  65 ## Build our 16 bit and 32 bit coreboot entry code
  66 ##
  67 mainboardinit cpu/x86/16bit/entry16.inc
  68 mainboardinit cpu/x86/32bit/entry32.inc
  69 ldscript /cpu/x86/16bit/entry16.lds
  70 ldscript /cpu/x86/32bit/entry32.lds
  71
  72 ##
  73 ## Build our reset vector (This is where coreboot is entered)
  74 ##
  75 if USE_FALLBACK_IMAGE
  76         mainboardinit cpu/x86/16bit/reset16.inc
  77         ldscript /cpu/x86/16bit/reset16.lds
  78 else
  79         mainboardinit cpu/x86/32bit/reset32.inc
  80         ldscript /cpu/x86/32bit/reset32.lds
  81 end
  82
  83 ### Should this be in the northbridge code?
  84 #not in serengeti_cheetah mainboardinit arch/i386/lib/cpu_reset.inc
  85
  86 ##
  87 ## Include an id string (For safe flashing)
  88 ##
  89 mainboardinit arch/i386/lib/id.inc
  90 ldscript /arch/i386/lib/id.lds
  91
  92 ###
  93 ### This is the early phase of coreboot startup
  94 ### Things are delicate and we test to see if we should
  95 ### failover to another image.
  96 ###
  97 if USE_FALLBACK_IMAGE
  98         ldscript /arch/i386/lib/failover.lds
  99 #       mainboardinit ./failover.inc
 100 end
 101
 102 ###
 103 ### O.k. We aren't just an intermediary anymore!
 104 ###
 105
 106 ##
 107 ## Setup RAM
 108 ##
 109 mainboardinit cpu/x86/fpu/enable_fpu.inc
 110
 111 if USE_DCACHE_RAM
 112         mainboardinit cpu/amd/model_lx/cache_as_ram.inc
 113         mainboardinit ./cache_as_ram_auto.inc
 114 end
 115
 116 ##
 117 ## Include the secondary Configuration files
 118 ##
 119 dir /pc80
 120 config chip.h
 121
 122 chip northbridge/amd/lx
 123         device pci_domain 0 on
 124                 device pci 1.0 on end                           # Northbridge
 125                 device pci 1.1 on end                           # Graphics
 126                 chip southbridge/amd/cs5536
 127                         # IRQ 12 and 1 unmasked,  Keyboard and Mouse IRQs. OK
 128                         # SIRQ Mode = Active(Quiet) mode. Save power....
 129                         # Invert mask = IRQ 12 and 1 are active high. Keyboard and Mouse, UARTs, etc IRQs. OK
 130                         register "lpc_serirq_enable" = "0x0000105a"
 131                         register "lpc_serirq_polarity" = "0x0000EFA5"
 132                         register "lpc_serirq_mode" = "1"
 133                         register "enable_gpio_int_route" = "0x0D0C0700"
 134                         register "enable_ide_nand_flash" = "0"  # 0:ide mode, 1:flash
 135                         register "enable_USBP4_device" = "1"    # 0: host, 1:device
 136                         register "enable_USBP4_overcurrent" = "0" #0:off, xxxx:overcurrent setting CS5536 Data Book (pages 380-381)
 137                         register "com1_enable" = "0"
 138                         register "com1_address" = "0x3F8"
 139                         register "com1_irq" = "4"
 140                         register "com2_enable" = "0"
 141                         register "com2_address" = "0x2F8"
 142                         register "com2_irq" = "3"
 143                         register "unwanted_vpci[0]" = "0"       # End of list has a zero
 144                         device pci d.0 on end                   # Ethernet
 145                         device pci e.0 on end                   # Slot1
 146                         device pci f.0 on                       # ISA Bridge
 147                                 chip superio/winbond/w83627hf
 148                                         device pnp 2e.0 off     # Floppy
 149                                                 io 0x60 = 0x3f0
 150                                                 irq 0x70 = 6
 151                                                 drq 0x74 = 2
 152                                         end
 153                                         device pnp 2e.1 off     # Parallel port
 154                                                 io 0x60 = 0x378
 155                                                 irq 0x70 = 7
 156                                         end
 157                                         device pnp 2e.2 on      # Com1
 158                                                 io 0x60 = 0x3f8
 159                                                 irq 0x70 = 4
 160                                         end
 161                                         device pnp 2e.3 off end # Com2
 162                                         device pnp 2e.5 on      # Keyboard
 163                                                 io 0x60 = 0x60
 164                                                 io 0x62 = 0x64
 165                                                 irq 0x70 = 1
 166                                                 irq 0x72 = 12
 167                                         end
 168                                         device pnp 2e.6 off end # CIR
 169                                         device pnp 2e.7 off end # GAME_MIDI_GIPO1
 170                                         device pnp 2e.8 off end # GPIO2
 171                                         device pnp 2e.9 off end # GPIO3
 172                                         device pnp 2e.a off end # ACPI
 173                                         device pnp 2e.b off end # HW Monitor
 174                                 end
 175                         end
 176                         device pci f.2 on end                   # IDE Controller
 177                         device pci f.3 on end                   # Audio
 178                         device pci f.4 on end                   # OHCI
 179                         device pci f.5 on end                   # EHCI
 180                 end
 181         end
 182         # APIC cluster is late CPU init.
 183         device apic_cluster 0 on
 184                 chip cpu/amd/model_lx
 185                         device apic 0 on end
 186                 end
 187         end
 188 end
 189