src/mainboard/amd/bimini_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 //#define SYSTEM_TYPE 0 /* SERVER */
  21 #define SYSTEM_TYPE 1   /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  25
  26 #define SET_NB_CFG_54 1
  27
  28 //used by raminit
  29 #define QRANK_DIMM_SUPPORT 1
  30
  31 //used by incoherent_ht
  32 #define FAM10_SCAN_PCI_BUS 0
  33 #define FAM10_ALLOCATE_IO_RANGE 0
  34
  35 //used by init_cpus and fidvid
  36 #define SET_FIDVID 1
  37 #define SET_FIDVID_CORE_RANGE 0
  38
  39 #include <stdint.h>
  40 #include <string.h>
  41 #include <device/pci_def.h>
  42 #include <device/pci_ids.h>
  43 #include <arch/io.h>
  44 #include <device/pnp_def.h>
  45 #include <arch/romcc_io.h>
  46 #include <cpu/x86/lapic.h>
  47 #include <console/console.h>
  48 #include <cpu/amd/model_10xxx_rev.h>
  49 #include "northbridge/amd/amdfam10/raminit.h"
  50 #include "northbridge/amd/amdfam10/amdfam10.h"
  51
  52 #include "cpu/x86/lapic/boot_cpu.c"
  53 #include "northbridge/amd/amdfam10/reset_test.c"
  54
  55 #include <console/loglevel.h>
  56 #include "cpu/x86/bist.h"
  57
  58 #include "cpu/x86/mtrr/earlymtrr.c"
  59 #include <cpu/amd/mtrr.h>
  60 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  61
  62 #include "southbridge/amd/rs780/early_setup.c"
  63 #include <SbEarly.h>
  64 #include <SBPLATFORM.h> /* SB OEM constants */
  65 #include <sb800_smbus.h>
  66 #include "northbridge/amd/amdfam10/debug.c"
  67
  68
  69 static void activate_spd_rom(const struct mem_controller *ctrl)
  70 {
  71 }
  72
  73 static int spd_read_byte(u32 device, u32 address)
  74 {
  75         int result;
  76         result = do_smbus_read_byte(SMBUS_IO_BASE, device, address);
  77         return result;
  78 }
  79
  80
  81 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  82 #include "northbridge/amd/amdfam10/pci.c"
  83
  84 #include "resourcemap.c"
  85 #include "cpu/amd/quadcore/quadcore.c"
  86
  87 #include "cpu/amd/car/post_cache_as_ram.c"
  88 #include "cpu/amd/microcode/microcode.c"
  89 #include "cpu/amd/model_10xxx/update_microcode.c"
  90 #include "cpu/amd/model_10xxx/init_cpus.c"
  91
  92 #include "northbridge/amd/amdfam10/early_ht.c"
  93
  94 #define RC00  0
  95 #define RC01  1
  96
  97 #define DIMM0 0x50
  98 #define DIMM1 0x51
  99 #define DIMM2 0x52
 100 #define DIMM3 0x53
 101
 102 #include <reset.h>
 103 void soft_reset(void)
 104 {
 105         set_bios_reset();
 106         /* link reset */
 107         outb(0x06, 0x0cf9);
 108 }
 109
 110 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx);
 111 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 112 {
 113
 114         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 115         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
 116         u32 bsp_apicid = 0;
 117         u32 val;
 118         msr_t msr;
 119
 120         if (!cpu_init_detectedx && boot_cpu()) {
 121                 /* Nothing special needs to be done to find bus 0 */
 122                 /* Allow the HT devices to be found */
 123                 /* mov bsp to bus 0xff when > 8 nodes */
 124                 set_bsp_node_CHtExtNodeCfgEn();
 125                 enumerate_ht_chain();
 126
 127                 //enable port80 decoding and southbridge poweron init
 128                 sb_poweron_init();
 129                 SbStall(200); //wait 200us, bimini must wait otherwise need to reset.
 130         }
 131
 132         post_code(0x30);
 133
 134         if (bist == 0) {
 135                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 136                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 137         }
 138
 139         post_code(0x32);
 140
 141         enable_rs780_dev8();
 142
 143         uart_init();
 144         console_init();
 145         printk(BIOS_DEBUG, "\n");
 146
 147 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 148
 149         /* Halt if there was a built in self test failure */
 150         report_bist_failure(bist);
 151
 152         // Load MPB
 153         val = cpuid_eax(1);
 154         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 155         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 156         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 157         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 158
 159         /* Setup sysinfo defaults */
 160         set_sysinfo_in_ram(0);
 161
 162         update_microcode(val);
 163         post_code(0x33);
 164
 165         cpuSetAMDMSR();
 166         post_code(0x34);
 167
 168         amd_ht_init(sysinfo);
 169         post_code(0x35);
 170
 171         /* Setup nodes PCI space and start core 0 AP init. */
 172         finalize_node_setup(sysinfo);
 173
 174         /* Setup any mainboard PCI settings etc. */
 175         setup_mb_resource_map();
 176         post_code(0x36);
 177
 178         /* wait for all the APs core0 started by finalize_node_setup. */
 179         /* FIXME: A bunch of cores are going to start output to serial at once.
 180            It would be nice to fixup prink spinlocks for ROM XIP mode.
 181            I think it could be done by putting the spinlock flag in the cache
 182            of the BSP located right after sysinfo.
 183          */
 184         wait_all_core0_started();
 185
 186  #if CONFIG_LOGICAL_CPUS==1
 187         /* Core0 on each node is configured. Now setup any additional cores. */
 188         printk(BIOS_DEBUG, "start_other_cores()\n");
 189         start_other_cores();
 190         post_code(0x37);
 191         wait_all_other_cores_started(bsp_apicid);
 192  #endif
 193
 194         post_code(0x38);
 195
 196         /* run _early_setup before soft-reset. */
 197         rs780_early_setup();
 198
 199  #if SET_FIDVID == 1
 200         msr = rdmsr(0xc0010071);
 201         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 202
 203         /* FIXME: The sb fid change may survive the warm reset and only
 204            need to be done once.*/
 205         //enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 206
 207         post_code(0x39);
 208
 209         if (!warm_reset_detect(0)) {                    // BSP is node 0
 210                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 211         } else {
 212                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 213         }
 214
 215         post_code(0x3A);
 216
 217         /* show final fid and vid */
 218         msr=rdmsr(0xc0010071);
 219         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 220  #endif
 221
 222         rs780_htinit();
 223
 224         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 225         if (!warm_reset_detect(0)) {
 226                 print_info("...WARM RESET...\n\n\n");
 227                 soft_reset();
 228                 die("After soft_reset_x - shouldn't see this message!!!\n");
 229         }
 230
 231         post_code(0x3B);
 232
 233         /* It's the time to set ctrl in sysinfo now; */
 234         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 235         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 236
 237         post_code(0x40);
 238
 239 //      die("Die Before MCT init.");
 240
 241         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 242         raminit_amdmct(sysinfo);
 243         post_code(0x41);
 244
 245 /*
 246         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 247         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 248         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 249         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 250 */
 251
 252 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 253 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 254
 255 //      die("After MCT init before CAR disabled.");
 256
 257         rs780_before_pci_init();
 258
 259         post_code(0x42);
 260         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 261         post_code(0x43);        // Should never see this post code.
 262 }