src/include/cpu/amd/lxdef.h

   1 #ifndef CPU_AMD_LXDEF_H
   2 #define CPU_AMD_LXDEF_H
   3 #define CPU_ID_1_X                                                      0x540           /* Stepping ID 1.x*/
   4 #define CPU_ID_2_0                                                      0x551           /* Stepping ID 2.0*/
   5 #define CPU_ID_2_1                                                      0x552           /* Stepping ID 2.1*/
   6 #define CPU_ID_2_2                                                      0x553           /* Stepping ID 2.2*/
   7
   8 #define CPU_REV_1_0                                                     0x011
   9 #define CPU_REV_1_1                                                     0x012
  10 #define CPU_REV_1_2                                                     0x013
  11 #define CPU_REV_1_3                                                     0x014
  12 #define CPU_REV_2_0                                                     0x020
  13 #define CPU_REV_2_1                                                     0x021
  14 #define CPU_REV_2_2                                                     0x022
  15 #define CPU_REV_3_0                                                     0x030
  16 /* GeodeLink Control Processor Registers, GLIU1, Port 3 */
  17 #define GLCP_CLK_DIS_DELAY      0x4c000008
  18 #define GLCP_PMCLKDISABLE       0x4c000009
  19 #define GLCP_CHIP_REVID         0x4c000017
  20
  21 /* GLCP_SYS_RSTPLL, Upper 32 bits */
  22 #define GLCP_SYS_RSTPLL_MDIV_SHIFT   9
  23 #define GLCP_SYS_RSTPLL_VDIV_SHIFT   6
  24 #define GLCP_SYS_RSTPLL_FBDIV_SHIFT  0
  25
  26 /* GLCP_SYS_RSTPLL, Lower 32 bits */
  27 #define GLCP_SYS_RSTPLL_SWFLAGS_SHIFT   26
  28 #define GLCP_SYS_RSTPLL_SWFLAGS_MASK    (0x3f << 26)
  29
  30 #define GLCP_SYS_RSTPLL_LOCKWAIT        24
  31 #define GLCP_SYS_RSTPLL_HOLDCOUNT       16
  32 #define GLCP_SYS_RSTPLL_BYPASS          15
  33 #define GLCP_SYS_RSTPLL_PD              14
  34 #define GLCP_SYS_RSTPLL_RESETPLL        13
  35 #define GLCP_SYS_RSTPLL_DDRMODE         10
  36 #define GLCP_SYS_RSTPLL_VA_SEMI_SYNC_MODE   9
  37 #define GLCP_SYS_RSTPLL_PCI_SEMI_SYNC_MODE  8
  38 #define GLCP_SYS_RSTPLL_CHIP_RESET          0
  39
  40 /* MSR routing as follows*/
  41 /* MSB = 1 means not for CPU*/
  42 /* next 3 bits 1st port*/
  43 /* next3 bits next port if through an GLIU*/
  44 /* etc...*/
  45
  46 /*Redcloud as follows.*/
  47 /* GLIU0*/
  48 /*      port0 - GLIU0*/
  49 /*      port1 - MC*/
  50 /*      port2 - GLIU1*/
  51 /*      port3 - CPU*/
  52 /*      port4 - VG*/
  53 /*      port5 - GP*/
  54 /*      port6 - DF*/
  55
  56 /* GLIU1*/
  57 /*      port1 - GLIU0*/
  58 /*      port3 - GLCP*/
  59 /*      port4 - PCI*/
  60 /*      port5 - FG*/
  61
  62
  63 /*          start GX3 def,  differences are marked with GX3 comment      */
  64
  65 #define GL0_GLIU0                       0
  66 #define GL0_MC                          1
  67 #define GL0_GLIU1                       2
  68 #define GL0_CPU                         3
  69 #define GL0_VG                          4
  70 #define GL0_GP                          5
  71 //#define       GL0_DF                          6               //GX3 no such thing as VP port
  72
  73 #define GL1_GLIU0                       1
  74 //GX3 VP port
  75 #define GL1_DF                          2
  76 #define GL1_GLCP                        3
  77 #define GL1_PCI                         4
  78 #define GL1_VIP                         5
  79 #define GL1_AES                         6
  80
  81 #define MSR_GLIU0                       (GL0_GLIU0 << 29) + (1 << 28)   /* 1000xxxx - To get on GeodeLink one bit has to be set */
  82 #define MSR_MC                          (GL0_MC         << 29)  /* 2000xxxx */
  83 #define MSR_GLIU1                       (GL0_GLIU1      << 29)  /* 4000xxxx */
  84 #define MSR_CPU                         (GL0_CPU        << 32)  /* 0000xxxx - this is not used for BIOS */      //GX3
  85 #define MSR_VG                          (GL0_VG         << 29)  /* 8000xxxx */
  86 #define MSR_GP                          (GL0_GP         << 29)  /* A000xxxx */
  87 //#define       MSR_DF                          (GL0_DF         << 29)  /* C000xxxx */  //GX3 no such thing
  88
  89 #define MSR_GLCP                        (GL1_GLCP << 26) + MSR_GLIU1    /* 4C00xxxx */
  90 #define MSR_PCI                         (GL1_PCI << 26) + MSR_GLIU1     /* 5000xxxx */
  91 //#define       MSR_FG                          (GL1_FG << 26) + MSR_GLIU1      /* 5400xxxx */          //GX3: no such thing
  92 #define MSR_VIP                         ((GL1_VIP << 26) + MSR_GLIU1)   /* 5400xxxx */
  93 #define MSR_AES                         ((GL1_AES << 26) + MSR_GLIU1)   /* 5800xxxx */
  94 /* South Bridge*/
  95 #define SB_PORT 2                       /* port of the SouthBridge */
  96 #define MSR_SB                          ((SB_PORT << 23) + MSR_PCI)     /* 5100xxxx - address to the SouthBridge*/
  97 #define SB_SHIFT                        20                                                      /* 29 -> 26 -> 23 -> 20...... When making a SB address uses this shift.*/
  98
  99
 100 /**/
 101 /*GeodeLink Interface Unit 0 (GLIU0) port0*/
 102 /**/
 103
 104 #define GLIU0_GLD_MSR_CAP                       (MSR_GLIU0 + 0x2000)
 105 #define GLIU0_GLD_MSR_PM                        (MSR_GLIU0 + 0x2004)
 106
 107 #define GLIU0_DESC_BASE                         (MSR_GLIU0 + 0x20)
 108 #define GLIU0_CAP                                       (MSR_GLIU0 + 0x86)
 109 #define GLIU0_GLD_MSR_COH                       (MSR_GLIU0 + 0x80)
 110
 111
 112 /**/
 113 /* Memory Controller GLIU0 port 1*/
 114 /**/
 115 #define MC_GLD_MSR_CAP                  (MSR_MC + 0x2000)
 116 #define MC_GLD_MSR_PM                   (MSR_MC + 0x2004)
 117
 118 #define MC_CF07_DATA                    (MSR_MC + 0x18)
 119
 120 #define         CF07_UPPER_D1_SZ_SHIFT                          28
 121 #define         CF07_UPPER_D1_MB_SHIFT                          24
 122 #define         CF07_UPPER_D1_CB_SHIFT                          20
 123 #define         CF07_UPPER_D1_PSZ_SHIFT                         16
 124 #define         CF07_UPPER_D0_SZ_SHIFT                          12
 125 #define         CF07_UPPER_D0_MB_SHIFT                          8
 126 #define         CF07_UPPER_D0_CB_SHIFT                          4
 127 #define         CF07_UPPER_D0_PSZ_SHIFT                         0
 128
 129 #define         CF07_LOWER_REF_INT_SHIFT                                8
 130 #define         CF07_LOWER_LOAD_MODE_DDR_SET            (1 << 28)
 131 #define         CF07_LOWER_LOAD_MODE_DLL_RESET          (1 << 27)
 132 #define         CF07_LOWER_EMR_QFC_SET                          (1 << 26)
 133 #define         CF07_LOWER_EMR_DRV_SET                          (1 << 25)
 134 #define         CF07_LOWER_REF_TEST_SET                         (1 << 3)
 135 #define         CF07_LOWER_PROG_DRAM_SET                        (1 << 0)
 136
 137
 138 #define MC_CF8F_DATA                    (MSR_MC + 0x19)
 139
 140 #define         CF8F_UPPER_XOR_BS_SHIFT                         19
 141 #define         CF8F_UPPER_XOR_MB0_SHIFT                        18
 142 #define         CF8F_UPPER_XOR_BA1_SHIFT                        17
 143 #define         CF8F_UPPER_XOR_BA0_SHIFT                        16
 144 #define         CF8F_UPPER_REORDER_DIS_SET              (1 << 8)
 145 #define         CF8F_UPPER_REG_DIMM_SHIFT                       4
 146 #define         CF8F_LOWER_CAS_LAT_SHIFT                        28
 147 #define         CF8F_LOWER_REF2ACT_SHIFT                        24
 148 #define         CF8F_LOWER_ACT2PRE_SHIFT                        20
 149 #define         CF8F_LOWER_PRE2ACT_SHIFT                        16
 150 #define         CF8F_LOWER_ACT2CMD_SHIFT                        12
 151 #define         CF8F_LOWER_ACT2ACT_SHIFT                        8
 152 #define         CF8F_UPPER_32BIT_SET                            (1 << 5)
 153 #define         CF8F_UPPER_HOI_LOI_SET                  (1 << 1)
 154
 155 #define MC_CF1017_DATA                  (MSR_MC + 0x1A)
 156
 157 #define         CF1017_LOWER_PM1_UP_DLY_SET                     (1 << 8)
 158 #define         CF1017_LOWER_WR2DAT_SHIFT                       0
 159
 160 #define MC_CFCLK_DBUG                   (MSR_MC + 0x1D)
 161
 162 #define         CFCLK_UPPER_MTST_B2B_DIS_SET                    (1 << 2)
 163 #define         CFCLK_UPPER_MTST_DQS_EN_SET                     (1 << 1)
 164 #define         CFCLK_UPPER_MTEST_EN_SET                                (1 << 0)
 165
 166 #define         CFCLK_LOWER_MASK_CKE_SET1                       (1 << 9)
 167 #define         CFCLK_LOWER_MASK_CKE_SET0                       (1 << 8)
 168 #define         CFCLK_LOWER_SDCLK_SET                           (0x0F << 0)
 169
 170 #define MC_CF_RDSYNC                    (MSR_MC + 0x1F)
 171
 172
 173 /**/
 174 /* GLIU1 GLIU0 port2*/
 175 /**/
 176 #define GLIU1_GLD_MSR_CAP                       (MSR_GLIU1 + 0x2000)
 177 #define GLIU1_GLD_MSR_PM                        (MSR_GLIU1 + 0x2004)
 178
 179 #define GLIU1_GLD_MSR_COH                       (MSR_GLIU1 + 0x80)
 180
 181
 182 /**/
 183 /* CPU  ; does not need routing instructions since we are executing there.*/
 184 /**/
 185 #define CPU_GLD_MSR_CAP                                         0x2000
 186 #define CPU_GLD_MSR_CONFIG                                      0x2001
 187 #define CPU_GLD_MSR_PM                                          0x2004
 188
 189 #define CPU_GLD_MSR_DIAG                                        0x2005
 190 #define         DIAG_SEL1_MODE_SHIFT                            16
 191 #define         DIAG_SEL1_SET                                           (1 << 31)
 192 #define         DIAG_SEL0__MODE_SHIFT                           0
 193 #define         DIAG_SET0_SET                                           (1 << 15)
 194
 195 #define CPU_PF_BTB_CONF                                         0x1100
 196 #define         BTB_ENABLE_SET                                          (1 << 0)
 197 #define         RETURN_STACK_ENABLE_SET                         (1 << 4)
 198 #define CPU_PF_BTBRMA_BIST                                      0x110C
 199
 200 #define CPU_XC_CONFIG                                           0x1210
 201 #define         XC_CONFIG_SUSP_ON_HLT                           (1 << 0)
 202 #define CPU_ID_CONFIG                                           0x1250
 203 #define         ID_CONFIG_SERIAL_SET                            (1 << 0)
 204
 205 #define CPU_AC_MSR                                                      0x1301
 206 #define CPU_EX_BIST                                                     0x1428
 207
 208 /*IM*/
 209 #define CPU_IM_CONFIG                                                   0x1700
 210 #define         IM_CONFIG_LOWER_ICD_SET                                 (1 << 8)
 211 #define         IM_CONFIG_LOWER_QWT_SET                                 (1 << 20)
 212 #define CPU_IC_INDEX                                                    0x1710
 213 #define CPU_IC_DATA                                                             0x1711
 214 #define CPU_IC_TAG                                                              0x1712
 215 #define CPU_IC_TAG_I                                                    0x1713
 216 #define CPU_ITB_INDEX                                                   0x1720
 217 #define CPU_ITB_LRU                                                             0x1721
 218 #define CPU_ITB_ENTRY                                                   0x1722
 219 #define CPU_ITB_ENTRY_I                                                 0x1723
 220 #define CPU_IM_BIST_TAG                                                 0x1730
 221 #define CPU_IM_BIST_DATA                                                0x1731
 222
 223
 224 /*  ----- GX3 OK  ----  */
 225
 226 /* various CPU MSRs */
 227 #define CPU_DM_CONFIG0 0x1800
 228 #define DM_CONFIG0_UPPER_WSREQ_SHIFT  12
 229 #define DM_CONFIG0_LOWER_DCDIS_SET              (1<<8)
 230 #define DM_CONFIG0_LOWER_WBINVD_SET     (1<<5)
 231 #define DM_CONFIG0_LOWER_MISSER_SET             (1<<1)
 232
 233 #define CPU_DM_CONFIG1                                                  0x1801
 234
 235 #define CPU_DM_PFLOCK                                                   0x1804
 236
 237 /* configuration MSRs */
 238 #define CPU_RCONF_DEFAULT                                               0x1808
 239 #define         RCONF_DEFAULT_UPPER_ROMRC_SHIFT                         24
 240 #define         RCONF_DEFAULT_UPPER_ROMBASE_SHIFT                       4
 241 #define         RCONF_DEFAULT_UPPER_DEVRC_HI_SHIFT                      0
 242 #define         RCONF_DEFAULT_LOWER_DEVRC_LOW_SHIFT                     28
 243 #define         RCONF_DEFAULT_LOWER_SYSTOP_SHIFT                        8
 244 #define         RCONF_DEFAULT_LOWER_SYSRC_SHIFT                         0
 245
 246
 247 #define CPU_RCONF_BYPASS                                                0x180A
 248 #define CPU_RCONF_A0_BF                                                 0x180B
 249 #define CPU_RCONF_C0_DF                                                 0x180C
 250 #define CPU_RCONF_E0_FF                                                 0x180D
 251
 252 /* ------------------------ */
 253
 254 /*  ----- GX3 OK  ----  */
 255
 256 #define CPU_RCONF_SMM                                                   0x180E
 257 #define         RCONF_SMM_UPPER_SMMTOP_SHIFT                    12
 258 #define         RCONF_SMM_UPPER_RCSMM_SHIFT                             0
 259 #define         RCONF_SMM_LOWER_SMMBASE_SHIFT                   12
 260 #define         RCONF_SMM_LOWER_RCNORM_SHIFT                    0
 261 #define         RCONF_SMM_LOWER_EN_SET                                  (1<<8)
 262
 263 /* ------------------------ */
 264
 265
 266 #define CPU_RCONF_DMM                                                   0x180F
 267 #define         RCONF_DMM_UPPER_DMMTOP_SHIFT                    12
 268 #define         RCONF_DMM_UPPER_RCDMM_SHIFT                             0
 269 #define         RCONF_DMM_LOWER_DMMBASE_SHIFT                   12
 270 #define         RCONF_DMM_LOWER_RCNORM_SHIFT                    0
 271 #define         RCONF_DMM_LOWER_EN_SET                                  (1<<8)
 272
 273
 274
 275 /*  ----- GX3 OK  ----  */
 276
 277 #define CPU_RCONF0                                                      0x1810
 278 #define CPU_RCONF1                                                      0x1811
 279 #define CPU_RCONF2                                                      0x1812
 280 #define CPU_RCONF3                                                      0x1813
 281 #define CPU_RCONF4                                                      0x1814
 282 #define CPU_RCONF5                                                      0x1815
 283 #define CPU_RCONF6                                                      0x1816
 284 #define CPU_RCONF7                                                      0x1817
 285
 286 /* ------------------------ */
 287
 288 /*  ----- GX3 OK  ----  */
 289
 290 #define CPU_CR1_MSR                                                     0x1881
 291 #define CPU_CR2_MSR                                                     0x1882
 292 #define CPU_CR3_MSR                                                     0x1883
 293 #define CPU_CR4_MSR                                                     0x1884
 294
 295 /* ------------------------ */
 296
 297 /*  ----- GX3 OK  ----  */
 298
 299 #define CPU_DC_INDEX                                            0x1890
 300 #define CPU_DC_DATA                                                     0x1891
 301 #define CPU_DC_TAG                                                      0x1892
 302 #define CPU_DC_TAG_I                                            0x1893
 303 #define CPU_SNOOP                                                       0x1894
 304 #define CPU_DTB_INDEX                                           0x1898
 305 #define CPU_DTB_LRU                                                     0x1899
 306 #define CPU_DTB_ENTRY                                           0x189A
 307 #define CPU_DTB_ENTRY_I                                         0x189B
 308
 309 /* ------------------------ */
 310
 311 #define CPU_L2TB_INDEX                                          0x189C
 312 #define CPU_L2TB_LRU                                            0x189D
 313 #define CPU_L2TB_ENTRY                                          0x189E
 314 #define CPU_L2TB_ENTRY_I                                        0x189F
 315 #define CPU_DM_BIST                                                     0x18C0
 316                 /* SMM*/
 317 #define CPU_AC_SMM_CTL                                          0x1301
 318 #define         SMM_NMI_EN_SET                                  (1<<0)
 319 #define         SMM_SUSP_EN_SET                                 (1<<1)
 320 #define         NEST_SMI_EN_SET                                 (1<<2)
 321 #define         SMM_INST_EN_SET                                 (1<<3)
 322 #define         INTL_SMI_EN_SET                                 (1<<4)
 323 #define         EXTL_SMI_EN_SET                                 (1<<5)
 324
 325 #define CPU_FPU_MSR_MODE                                        0x1A00
 326 #define         FPU_IE_SET                                              (1<<0)
 327
 328 #define CPU_FP_UROM_BIST                                        0x1A03
 329
 330 #define CPU_BC_CONF_0                                           0x1900
 331 #define         TSC_SUSP_SET                             (1<<5)
 332 #define         SUSP_EN_SET                              (1<<12)
 333
 334 /* L2 cache*/
 335
 336 #define L2_CONFIG_MSR                                           0x1920
 337 #define L2_STATUS_MSR                                           0x1921
 338 #define L2_BIST_MSR                                             0x1926
 339
 340
 341
 342
 343         /**/
 344         /*      VG GLIU0 port4*/
 345         /**/
 346
 347 #define VG_GLD_MSR_CAP                          (MSR_VG + 0x2000)
 348 #define VG_GLD_MSR_CONFIG                       (MSR_VG + 0x2001)
 349 #define VG_GLD_MSR_PM                           (MSR_VG + 0x2004)
 350
 351 #define GP_GLD_MSR_CAP                          (MSR_GP + 0x2000)
 352 #define GP_GLD_MSR_CONFIG                       (MSR_GP + 0x2001)
 353 #define GP_GLD_MSR_PM                           (MSR_GP + 0x2004)
 354
 355
 356
 357 /**/
 358 /*      DF GLIU0 port6*/
 359 /**/
 360 /*
 361 #define DF_GLD_MSR_CAP                                  (MSR_DF + 0x2000)
 362 #define DF_GLD_MSR_MASTER_CONF                  (MSR_DF + 0x2001)
 363 #define         DF_LOWER_LCD_SHIFT                              6
 364 #define DF_GLD_MSR_PM                                   (MSR_DF + 0x2004)
 365
 366 */
 367
 368 /**/
 369 /* GeodeLink Control Processor GLIU1 port3*/
 370 /**/
 371 #define GLCP_GLD_MSR_CAP                        (MSR_GLCP + 0x2000)
 372 #define GLCP_GLD_MSR_CONF                       (MSR_GLCP + 0x2001)
 373 #define GLCP_GLD_MSR_PM                         (MSR_GLCP + 0x2004)
 374
 375 #define GLCP_DELAY_CONTROLS                     (MSR_GLCP + 0x0F)
 376
 377 #define GLCP_SYS_RSTPLL                         (MSR_GLCP +0x14 /* R/W*/)
 378 #define         RSTPLL_UPPER_MDIV_SHIFT                         9
 379 #define         RSTPLL_UPPER_VDIV_SHIFT                         6
 380 #define         RSTPLL_UPPER_FBDIV_SHIFT                        0
 381
 382 #define         RSTPLL_LOWER_SWFLAGS_SHIFT                      26
 383 #define         RSTPLL_LOWER_SWFLAGS_MASK                       (0x3F<<RSTPLL_LOWER_SWFLAGS_SHIFT)
 384
 385 #define         RSTPPL_LOWER_HOLD_COUNT_SHIFT                   16
 386 #define         RSTPPL_LOWER_BYPASS_SHIFT                       15
 387 #define         RSTPPL_LOWER_TST_SHIFT                          11
 388 #define         RSTPPL_LOWER_SDRMODE_SHIFT               10
 389 #define         RSTPPL_LOWER_BOOTSTRAP_SHIFT             4
 390
 391 #define         RSTPPL_LOWER_LOCK_SET                           (1<<25)
 392 #define         RSTPPL_LOWER_LOCKWAIT_SET                       (1<<24)
 393 #define         RSTPPL_LOWER_BYPASS_SET                         (1<<15)
 394 #define         RSTPPL_LOWER_PD_SET                                     (1<<14)
 395 #define         RSTPPL_LOWER_PLL_RESET_SET                      (1<<13)
 396 #define         RSTPPL_LOWER_SDRMODE_SET                 (1<<10)
 397 #define         RSTPPL_LOWER_CPU_SEMI_SYNC_SET           (1<<9)
 398 #define         RSTPPL_LOWER_PCI_SEMI_SYNC_SET           (1<<8)
 399 #define         RSTPPL_LOWER_CHIP_RESET_SET              (1<<0)
 400
 401 #define GLCP_DOTPLL                             (MSR_GLCP + 0x15        /* R/W*/)
 402 #define         DOTPPL_LOWER_PD_SET                              (1<<14)
 403
 404
 405 /**/
 406 /*  GLIU1 port 4*/
 407 /**/
 408 #define GLPCI_GLD_MSR_CAP                       (MSR_PCI + 0x2000)
 409 #define GLPCI_GLD_MSR_CONFIG                    (MSR_PCI + 0x2001)
 410 #define GLPCI_GLD_MSR_PM                                (MSR_PCI + 0x2004)
 411
 412 #define GLPCI_CTRL                      (MSR_PCI + 0x2010)
 413 #define GLPCI_CTRL_UPPER_FTH_SHIFT                              28
 414 #define GLPCI_CTRL_UPPER_RTH_SHIFT                              24
 415 #define GLPCI_CTRL_UPPER_SBRTH_SHIFT                            20
 416 #define GLPCI_CTRL_UPPER_DTL_SHIFT                              14
 417 #define GLPCI_CTRL_UPPER_WTO_SHIFT                              11
 418 #define GLPCI_CTRL_UPPER_LAT_SHIFT                              3
 419 #define GLPCI_CTRL_UPPER_ILTO_SHIFT                             8
 420 #define GLPCI_CTRL_LOWER_IRFT_SHIFT                             18
 421 #define GLPCI_CTRL_LOWER_IRFC_SHIFT                             16
 422 #define GLPCI_CTRL_LOWER_ER_SET                                 (1<<11)
 423 #define GLPCI_CTRL_LOWER_LDE_SET                                        (1<<9)
 424 #define GLPCI_CTRL_LOWER_OWC_SET                                        (1<<4)
 425 #define GLPCI_CTRL_LOWER_IWC_SET                                        (1<<3)
 426 #define GLPCI_CTRL_LOWER_PCD_SET                                        (1<<2)
 427 #define GLPCI_CTRL_LOWER_ME_SET                                 (1<<0)
 428
 429 #define GLPCI_ARB                       (MSR_PCI + 0x2011)
 430 #define GLPCI_ARB_UPPER_CR_SHIFT                                        (28)
 431 #define GLPCI_ARB_UPPER_R2_SHIFT                                        (24)
 432 #define GLPCI_ARB_UPPER_R1_SHIFT                                        (20)
 433 #define GLPCI_ARB_UPPER_R0_SHIFT                                        (16)
 434 #define GLPCI_ARB_UPPER_CH_SHIFT                                        (12)
 435 #define GLPCI_ARB_UPPER_H2_SHIFT                                        (8)
 436 #define GLPCI_ARB_UPPER_H1_SHIFT                                        (4)
 437 #define GLPCI_ARB_UPPER_H0_SHIFT                                        (0)
 438 #define GLPCI_ARB_LOWER_COV_SET                                         (1<<23)
 439 #define GLPCI_ARB_LOWER_MSK2_SET                                        (1<<18)
 440 #define GLPCI_ARB_LOWER_MSK1_SET                                        (1<<17)
 441 #define GLPCI_ARB_LOWER_MSK0_SET                                        (1<<16)
 442 #define GLPCI_ARB_LOWER_CPRE_SET                                        (1<<11)
 443 #define GLPCI_ARB_LOWER_PRE2_SET                                        (1<<10)
 444 #define GLPCI_ARB_LOWER_PRE1_SET                                        (1<<9)
 445 #define GLPCI_ARB_LOWER_PRE0_SET                                        (1<<8)
 446 #define GLPCI_ARB_LOWER_BM1_SET                                         (1<<7)
 447 #define GLPCI_ARB_LOWER_BM0_SET                                         (1<<6)
 448 #define GLPCI_ARB_LOWER_PARK_SET                                        (1<<0)
 449
 450 #define GLPCI_REN                       (MSR_PCI + 0x2014)
 451 #define GLPCI_A0_BF                     (MSR_PCI + 0x2015)
 452 #define GLPCI_C0_DF                     (MSR_PCI + 0x2016)
 453 #define GLPCI_E0_FF                     (MSR_PCI + 0x2017)
 454 #define GLPCI_RC0                       (MSR_PCI + 0x2018)
 455 #define GLPCI_RC1                       (MSR_PCI + 0x2019)
 456 #define GLPCI_RC2                       (MSR_PCI + 0x201A)
 457 #define GLPCI_RC3                       (MSR_PCI + 0x201B)
 458 #define GLPCI_RC4                       (MSR_PCI + 0x201C)
 459 #define         GLPCI_RC_UPPER_TOP_SHIFT                                12
 460 #define         GLPCI_RC_LOWER_BASE_SHIFT                       12
 461 #define         GLPCI_RC_LOWER_EN_SET                           (1<<8)
 462 #define         GLPCI_RC_LOWER_PF_SET                           (1<<5)
 463 #define         GLPCI_RC_LOWER_WC_SET                           (1<<4)
 464 #define         GLPCI_RC_LOWER_WP_SET                           (1<<2)
 465 #define         GLPCI_RC_LOWER_CD_SET                           (1<<0)
 466 #define GLPCI_EXT_MSR                   (MSR_PCI + 0x201E)
 467 #define GLPCI_SPARE                     (MSR_PCI + 0x201F)
 468 #define         GLPCI_SPARE_LOWER_AILTO_SET                                     (1<<6)
 469 #define         GLPCI_SPARE_LOWER_PPD_SET                                       (1<<5)
 470 #define         GLPCI_SPARE_LOWER_PPC_SET                                       (1<<4)
 471 #define         GLPCI_SPARE_LOWER_MPC_SET                                       (1<<3)
 472 #define         GLPCI_SPARE_LOWER_MME_SET                                       (1<<2)
 473 #define         GLPCI_SPARE_LOWER_NSE_SET                                       (1<<1)
 474 #define         GLPCI_SPARE_LOWER_SUPO_SET                                      (1<<0)
 475
 476
 477 /**/
 478 /* FooGlue GLIU1 port 5*/
 479 /**/
 480 /*      GX3 not needed?
 481 #define FG_GLD_MSR_CAP                  (MSR_FG + 0x2000)
 482 #define FG_GLD_MSR_PM                   (MSR_FG + 0x2004)
 483 */
 484 /*  VIP GLIU1 port 5*/
 485 /* */
 486 #define VIP_GLD_MSR_CAP         (MSR_VIP + 0x2000)
 487 #define VIP_GLD_MSR_CONFIG      (MSR_VIP + 0x2001)
 488 #define VIP_GLD_MSR_PM          (MSR_VIP + 0x2004)
 489 #define VIP_BIST                        (MSR_VIP + 0x2005)
 490 /* */
 491 /*  AES GLIU1 port 6*/
 492 /* */
 493 #define AES_GLD_MSR_CAP         (MSR_AES + 0x2000)
 494 #define AES_GLD_MSR_CONFIG      (MSR_AES + 0x2001)
 495 #define AES_GLD_MSR_PM          (MSR_AES + 0x2004)
 496 #define AES_CONTROL                     (MSR_AES + 0x2006)
 497 /* more fun stuff */
 498 #define BM                      1       /*  Base Mask - map power of 2 size aligned region*/
 499 #define BMO                     2       /*  BM with an offset*/
 500 #define R                               3       /*  Range - 4k range minimum*/
 501 #define RO                      4       /*  R with offset*/
 502 #define SC                      5       /*  Swiss 0xCeese - maps a 256K region in to 16K 0xcunks. Set W/R*/
 503 #define BMIO                    6       /*  Base Mask IO*/
 504 #define SCIO                    7       /*  Swiss 0xCeese IO*/
 505 #define SC_SHADOW       8       /*  Special marker for Shadow SC descriptors so setShadow proc is independant of CPU*/
 506 #define R_SYSMEM                9       /*  Special marker for SYSMEM R descriptors so GLIUInit proc is independant of CPU*/
 507 #define BMO_SMM         10      /*  Specail marker for SMM*/
 508 #define BM_SMM          11      /*  Specail marker for SMM*/
 509 #define BMO_DMM         12      /*  Specail marker for DMM*/
 510 #define BM_DMM          13      /*  Specail marker for DMM*/
 511 #define RO_FB                   14      /*  special for Frame buffer.*/
 512 #define R_FB                    15      /*  special for FB.*/
 513 #define OTHER                   0x0FE /*  Special marker for other*/
 514 #define GL_END           0x0FF  /*  end*/
 515
 516 #define MSR_GL0 (GL1_GLIU0 << 29)
 517
 518 /*  Set up desc addresses from 20 - 3f*/
 519 /*  This is chip specific!*/
 520
 521 /* ----------   GX3 OK   --------------  */
 522 #define MSR_GLIU0_BASE1                 (MSR_GLIU0 + 0x20)              /*  BM*/
 523 #define MSR_GLIU0_BASE2                 (MSR_GLIU0 + 0x21)              /*  BM*/
 524 #define MSR_GLIU0_BASE3                 (MSR_GLIU0 + 0x22)              /*  BM*/
 525 #define MSR_GLIU0_BASE4                 (MSR_GLIU0 + 0x23)              /*  BM*/
 526 #define MSR_GLIU0_BASE5                 (MSR_GLIU0 + 0x24)              /*  BM*/
 527 #define MSR_GLIU0_BASE6                 (MSR_GLIU0 + 0x25)              /*  BM*/
 528
 529 #define GLIU0_P2D_BMO_0                 (MSR_GLIU0 + 0x26)
 530 #define GLIU0_P2D_BMO_1                 (MSR_GLIU0 + 0x27)
 531
 532 #define MSR_GLIU0_SMM                   (GLIU0_P2D_BMO_0)
 533 #define MSR_GLIU0_DMM                   (GLIU0_P2D_BMO_1)
 534
 535 #define GLIU0_P2D_R                             (MSR_GLIU0 + 0x28)
 536 #define MSR_GLIU0_SYSMEM                (GLIU0_P2D_R)
 537
 538 #define GLIU0_P2D_RO_0                  (MSR_GLIU0 + 0x29)
 539 #define GLIU0_P2D_RO_1                  (MSR_GLIU0 + 0x2A)
 540 #define GLIU0_P2D_RO_2                  (MSR_GLIU0 + 0x2B)
 541
 542 #define MSR_GLIU0_SHADOW                        (MSR_GLIU0 + 0x2C)              /*  SCO should only be SC*/
 543
 544 #define GLIU0_IOD_BM_0                  (MSR_GLIU0 + 0xE0)
 545 #define GLIU0_IOD_BM_1                  (MSR_GLIU0 + 0xE1)
 546 #define GLIU0_IOD_BM_2                  (MSR_GLIU0 + 0xE2)
 547
 548 #define GLIU0_IOD_SC_0                  (MSR_GLIU0 + 0xE3)
 549 #define GLIU0_IOD_SC_1                  (MSR_GLIU0 + 0xE4)
 550 #define GLIU0_IOD_SC_2                  (MSR_GLIU0 + 0xE5)
 551 #define GLIU0_IOD_SC_3                  (MSR_GLIU0 + 0xE6)
 552 #define GLIU0_IOD_SC_4                  (MSR_GLIU0 + 0xE7)
 553 #define GLIU0_IOD_SC_5                  (MSR_GLIU0 + 0xE8)
 554
 555
 556 #define MSR_GLIU1_BASE1                 (MSR_GLIU1 + 0x20)              /*  BM*/
 557 #define MSR_GLIU1_BASE2                 (MSR_GLIU1 + 0x21)              /*  BM*/
 558 #define MSR_GLIU1_BASE3                 (MSR_GLIU1 + 0x22)              /*  BM*/
 559 #define MSR_GLIU1_BASE4                 (MSR_GLIU1 + 0x23)              /*  BM*/
 560 #define MSR_GLIU1_BASE5                 (MSR_GLIU1 + 0x24)              /*  BM*/
 561 #define MSR_GLIU1_BASE6                 (MSR_GLIU1 + 0x25)              /*  BM*/
 562 #define MSR_GLIU1_BASE7                 (MSR_GLIU1 + 0x26)              /*  BM*/
 563 #define MSR_GLIU1_BASE8                 (MSR_GLIU1 + 0x27)              /*  BM*/
 564 #define MSR_GLIU1_BASE9                 (MSR_GLIU1 + 0x28)              /*  BM*/
 565 #define MSR_GLIU1_BASE10                (MSR_GLIU1 + 0x29)              /*  BM*/
 566
 567 #define GLIU1_P2D_R_0                   (MSR_GLIU1 + 0x2A)
 568 #define GLIU1_P2D_R_1                   (MSR_GLIU1 + 0x2B)
 569 #define GLIU1_P2D_R_2                   (MSR_GLIU1 + 0x2C)
 570 #define GLIU1_P2D_R_3                   (MSR_GLIU1 + 0x2D)
 571
 572
 573 #define MSR_GLIU1_SHADOW                (MSR_GLIU1 + 0x2E)
 574
 575 #define MSR_GLIU1_SYSMEM                (GLIU1_P2D_R_0)
 576
 577 #define MSR_GLIU1_SMM                   (MSR_GLIU1_BASE4)               /*  BM*/
 578 #define MSR_GLIU1_DMM                   (MSR_GLIU1_BASE5)               /*  BM*/
 579
 580 #define GLIU1_IOD_BM_0                  (MSR_GLIU1 + 0xE0)
 581 #define GLIU1_IOD_BM_1                  (MSR_GLIU1 + 0xE1)
 582 #define GLIU1_IOD_BM_2                  (MSR_GLIU1 + 0xE2)
 583
 584 #define GLIU1_IOD_SC_0                  (MSR_GLIU1 + 0xE3)
 585 #define GLIU1_IOD_SC_1                  (MSR_GLIU1 + 0xE4)
 586 #define GLIU1_IOD_SC_2                  (MSR_GLIU1 + 0xE5)
 587 #define GLIU1_IOD_SC_3                  (MSR_GLIU1 + 0xE6)
 588
 589 /* ------------------------  */
 590
 591 #define MSR_GLIU1_FPU_TRAP              (GLIU1_IOD_SC_0)        /*  FooGlue F0 for FPU*/
 592
 593
 594 /* definitions that are "once you are mostly up, start VSA" type things */
 595 #define SMM_OFFSET      (0x40400000)
 596 #define SMM_SIZE                (256)
 597 #define DMM_OFFSET      (0x0C0000000)
 598 #define DMM_SIZE                (128)
 599 #define FB_OFFSET               (0x41000000)
 600 #define PCI_MEM_TOP     (0x0EFFFFFFF)    // Top of PCI mem allocation region
 601 #define PCI_IO_TOP              (0x0EFFF)                // Top of PCI I/O allocation region
 602 #define END_OPTIONROM_SPACE     (0x0DFFF)                // E0000 is reserved for SystemROMs.
 603
 604
 605 #define CS5535_IDSEL    (0x02000000)     // IDSEL = AD25, device #15
 606 #define CHIPSET_DEV_NUM (15)
 607 #define IDSEL_BASE      (11)                     // bit 11 = device 1
 608
 609
 610 /* standard AMD post definitions -- might as well use them. */
 611 #define POST_Output_Port                                (0x080) /*  port to write post codes to*/
 612
 613 #define POST_preSioInit                                 (0x000) /* geode.asm*/
 614 #define POST_clockInit                                  (0x001) /* geode.asm*/
 615 #define POST_CPURegInit                                 (0x002) /* geode.asm*/
 616 #define POST_UNREAL                                     (0x003) /* geode.asm*/
 617 #define POST_CPUMemRegInit                              (0x004) /* geode.asm*/
 618 #define POST_CPUTest                                    (0x005) /* geode.asm*/
 619 #define POST_memSetup                                   (0x006) /* geode.asm*/
 620 #define POST_memSetUpStack                              (0x007) /* geode.asm*/
 621 #define POST_memTest                                    (0x008) /* geode.asm*/
 622 #define POST_shadowRom                          (0x009) /* geode.asm*/
 623 #define POST_memRAMoptimize                     (0x00A) /* geode.asm*/
 624 #define POST_cacheInit                                  (0x00B) /* geode.asm*/
 625 #define POST_northBridgeInit                            (0x00C) /* geode.asm*/
 626 #define POST_chipsetInit                                        (0x00D) /* geode.asm*/
 627 #define POST_sioTest                                    (0x00E) /* geode.asm*/
 628 #define POST_pcATjunk                                   (0x00F) /* geode.asm*/
 629
 630
 631 #define POST_intTable                                   (0x010) /* geode.asm*/
 632 #define POST_memInfo                                    (0x011) /* geode.asm*/
 633 #define POST_romCopy                                    (0x012) /* geode.asm*/
 634 #define POST_PLLCheck                                   (0x013) /* geode.asm*/
 635 #define POST_keyboardInit                               (0x014) /* geode.asm*/
 636 #define POST_cpuCacheOff                                (0x015) /* geode.asm*/
 637 #define POST_BDAInit                                    (0x016) /* geode.asm*/
 638 #define POST_pciScan                                    (0x017) /* geode.asm*/
 639 #define POST_optionRomInit                              (0x018) /* geode.asm*/
 640 #define POST_ResetLimits                                (0x019) /* geode.asm*/
 641 #define POST_summary_screen                     (0x01A) /* geode.asm*/
 642 #define POST_Boot                                               (0x01B) /* geode.asm*/
 643 #define POST_SystemPreInit                              (0x01C) /* geode.asm*/
 644 #define POST_ClearRebootFlag                            (0x01D) /* geode.asm*/
 645 #define POST_GLIUInit                                   (0x01E) /* geode.asm*/
 646 #define POST_BootFailed                                 (0x01F) /* geode.asm*/
 647
 648
 649 #define POST_CPU_ID                                     (0x020) /* cpucpuid.asm*/
 650 #define POST_COUNTERBROKEN                      (0x021) /* pllinit.asm*/
 651 #define POST_DIFF_DIMMS                         (0x022) /* pllinit.asm*/
 652 #define POST_WIGGLE_MEM_LINES                   (0x023) /* pllinit.asm*/
 653 #define POST_NO_GLIU_DESC                               (0x024) /* pllinit.asm*/
 654 #define POST_CPU_LCD_CHECK                      (0x025) /* pllinit.asm*/
 655 #define POST_CPU_LCD_PASS                               (0x026) /* pllinit.asm*/
 656 #define POST_CPU_LCD_FAIL                               (0x027) /* pllinit.asm*/
 657 #define POST_CPU_STEPPING                               (0x028) /* cpucpuid.asm*/
 658 #define POST_CPU_DM_BIST_FAILURE                (0x029) /* gx2reg.asm*/
 659 #define POST_CPU_FLAGS                          (0x02A) /* cpucpuid.asm*/
 660 #define POST_CHIPSET_ID                         (0x02b) /* chipset.asm*/
 661 #define POST_CHIPSET_ID_PASS                    (0x02c) /* chipset.asm*/
 662 #define POST_CHIPSET_ID_FAIL                    (0x02d) /* chipset.asm*/
 663 #define POST_CPU_ID_GOOD                                (0x02E) /* cpucpuid.asm*/
 664 #define POST_CPU_ID_FAIL                                (0x02F) /* cpucpuid.asm*/
 665
 666
 667
 668 /*  PCI config*/
 669 #define P80_PCICFG                                              (0x030) /*  pcispace.asm*/
 670
 671
 672 /*  PCI io*/
 673 #define P80_PCIIO                                               (0x040) /*  pcispace.asm*/
 674
 675
 676 /*  PCI memory*/
 677 #define P80_PCIMEM                                      (0x050) /*  pcispace.asm*/
 678
 679
 680 /*  SIO*/
 681 #define P80_SIO                                         (0x060)         /*  *sio.asm*/
 682
 683 /*  Memory Setp*/
 684 #define P80_MEM_SETUP                                   (0x070) /* docboot meminit*/
 685 #define POST_MEM_SETUP                          (0x070) /* memsize.asm*/
 686 #define ERROR_32BIT_DIMMS                               (0x071) /* memsize.asm*/
 687 #define POST_MEM_SETUP2                         (0x072) /* memsize.asm*/
 688 #define POST_MEM_SETUP3                         (0x073) /* memsize.asm*/
 689 #define POST_MEM_SETUP4                         (0x074) /* memsize.asm*/
 690 #define POST_MEM_SETUP5                         (0x075) /* memsize.asm*/
 691 #define POST_MEM_ENABLE                         (0x076) /* memsize.asm*/
 692 #define ERROR_NO_DIMMS                          (0x077) /* memsize.asm*/
 693 #define ERROR_DIFF_DIMMS                                (0x078) /* memsize.asm*/
 694 #define ERROR_BAD_LATENCY                               (0x079) /* memsize.asm*/
 695 #define ERROR_SET_PAGE                          (0x07a) /* memsize.asm*/
 696 #define ERROR_DENSITY_DIMM                      (0x07b) /* memsize.asm*/
 697 #define ERROR_UNSUPPORTED_DIMM          (0x07c) /* memsize.asm*/
 698 #define ERROR_BANK_SET                          (0x07d) /* memsize.asm*/
 699 #define POST_MEM_SETUP_GOOD                     (0x07E) /* memsize.asm*/
 700 #define POST_MEM_SETUP_FAIL                     (0x07F) /* memsize.asm*/
 701
 702
 703 #define POST_UserPreInit                                        (0x080) /* geode.asm*/
 704 #define POST_UserPostInit                               (0x081) /* geode.asm*/
 705 #define POST_Equipment_check                    (0x082) /* geode.asm*/
 706 #define POST_InitNVRAMBX                                (0x083) /* geode.asm*/
 707 #define POST_NoPIRTable                         (0x084) /* pci.asm*/
 708 #define POST_ChipsetFingerPrintPass             (0x085) /*  prechipsetinit*/
 709 #define POST_ChipsetFingerPrintFail             (0x086) /*  prechipsetinit*/
 710 #define POST_CPU_IM_TAG_BIST_FAILURE    (0x087) /*  gx2reg.asm*/
 711 #define POST_CPU_IM_DATA_BIST_FAILURE   (0x088) /*  gx2reg.asm*/
 712 #define POST_CPU_FPU_BIST_FAILURE               (0x089) /*  gx2reg.asm*/
 713 #define POST_CPU_BTB_BIST_FAILURE               (0x08a) /*  gx2reg.asm*/
 714 #define POST_CPU_EX_BIST_FAILURE                (0x08b) /*  gx2reg.asm*/
 715 #define POST_Chipset_PI_Test_Fail                       (0x08c) /*  prechipsetinit*/
 716 #define POST_Chipset_SMBus_SDA_Test_Fail        (0x08d) /*  prechipsetinit*/
 717 #define POST_BIT_CLK_Fail                               (0x08e) /*  Hawk geode.asm override*/
 718
 719
 720 #define POST_STACK_SETUP                                (0x090) /* memstack.asm*/
 721 #define POST_CPU_PF_BIST_FAILURE                (0x091) /*  gx2reg.asm*/
 722 #define POST_CPU_L2_BIST_FAILURE                (0x092) /*  gx2reg.asm*/
 723 #define POST_CPU_GLCP_BIST_FAILURE              (0x093) /*  gx2reg.asm*/
 724 #define POST_CPU_DF_BIST_FAILURE                (0x094) /*  gx2reg.asm*/
 725 #define POST_CPU_VG_BIST_FAILURE                (0x095) /*  gx2reg.asm*/
 726 #define POST_CPU_VIP_BIST_FAILURE               (0x096) /*  gx2reg.asm*/
 727 #define POST_STACK_SETUP_PASS                   (0x09E) /* memstack.asm*/
 728 #define POST_STACK_SETUP_FAIL                   (0x09F) /* memstack.asm*/
 729
 730
 731 #define POST_PLL_INIT                                   (0x0A0) /* pllinit.asm*/
 732 #define POST_PLL_MANUAL                         (0x0A1) /* pllinit.asm*/
 733 #define POST_PLL_STRAP                                  (0x0A2) /* pllinit.asm*/
 734 #define POST_PLL_RESET_FAIL                     (0x0A3) /* pllinit.asm*/
 735 #define POST_PLL_PCI_FAIL                               (0x0A4) /* pllinit.asm*/
 736 #define POST_PLL_MEM_FAIL                               (0x0A5) /* pllinit.asm*/
 737 #define POST_PLL_CPU_VER_FAIL                   (0x0A6) /* pllinit.asm*/
 738
 739
 740 #define POST_MEM_TESTMEM                                (0x0B0) /* memtest.asm*/
 741 #define POST_MEM_TESTMEM1                       (0x0B1) /* memtest.asm*/
 742 #define POST_MEM_TESTMEM2                       (0x0B2) /* memtest.asm*/
 743 #define POST_MEM_TESTMEM3                       (0x0B3) /* memtest.asm*/
 744 #define POST_MEM_TESTMEM4                       (0x0B4) /* memtest.asm*/
 745 #define POST_MEM_TESTMEM_PASS           (0x0BE) /* memtest.asm*/
 746 #define POST_MEM_TESTMEM_FAIL           (0x0BF) /* memtest.asm*/
 747
 748
 749 #define POST_SECUROM_SECBOOT_START        (0x0C0)       /* secstart.asm*/
 750 #define POST_SECUROM_BOOTSRCSETUP         (0x0C1)       /* secstart.asm*/
 751 #define POST_SECUROM_REMAP_FAIL                  (0x0C2)        /* secstart.asm*/
 752 #define POST_SECUROM_BOOTSRCSETUP_FAIL    (0x0C3)       /* secstart.asm*/
 753 #define POST_SECUROM_DCACHESETUP          (0x0C4)       /* secstart.asm*/
 754 #define POST_SECUROM_DCACHESETUP_FAIL     (0x0C5)       /* secstart.asm*/
 755 #define POST_SECUROM_ICACHESETUP          (0x0C6)       /* secstart.asm*/
 756 #define POST_SECUROM_DESCRIPTORSETUP      (0x0C7)       /* secstart.asm*/
 757 #define POST_SECUROM_DCACHESETUPBIOS      (0x0C8)       /* secstart.asm*/
 758 #define POST_SECUROM_PLATFORMSETUP        (0x0C9)       /* secstart.asm*/
 759 #define POST_SECUROM_SIGCHECKBIOS         (0x0CA)       /* secstart.asm*/
 760 #define POST_SECUROM_ICACHESETUPBIOS      (0x0CB)       /* secstart.asm*/
 761 #define POST_SECUROM_PASS                                 (0x0CC)       /* secstart.asm*/
 762 #define POST_SECUROM_FAIL                                 (0x0CD)       /* secstart.asm*/
 763
 764 #define POST_RCONFInitError                             (0x0CE) /* cache.asm*/
 765 #define POST_CacheInitError                             (0x0CF) /* cache.asm*/
 766
 767
 768 #define POST_ROM_PREUNCOMPRESS                  (0x0D0) /* rominit.asm*/
 769 #define POST_ROM_UNCOMPRESS                             (0x0D1) /* rominit.asm*/
 770 #define POST_ROM_SMM_INIT                               (0x0D2) /* rominit.asm*/
 771 #define POST_ROM_VID_BIOS                               (0x0D3) /* rominit.asm*/
 772 #define POST_ROM_LCDINIT                                (0x0D4) /* rominit.asm*/
 773 #define POST_ROM_SPLASH                                 (0x0D5) /* rominit.asm*/
 774 #define POST_ROM_HDDINIT                                (0x0D6) /* rominit.asm*/
 775 #define POST_ROM_SYS_INIT                               (0x0D7) /* rominit.asm*/
 776 #define POST_ROM_DMM_INIT                               (0x0D8) /* rominit.asm*/
 777 #define POST_ROM_TVINIT                                 (0x0D9) /* rominit.asm*/
 778 #define POST_ROM_POSTUNCOMPRESS                 (0x0DE)
 779
 780
 781 #define P80_CHIPSET_INIT                                (0x0E0) /* chipset.asm*/
 782 #define POST_PreChipsetInit                             (0x0E1) /* geode.asm*/
 783 #define POST_LateChipsetInit                    (0x0E2) /* geode.asm*/
 784 #define POST_NORTHB_INIT                                (0x0E8) /* northb.asm*/
 785
 786
 787 #define POST_INTR_SEG_JUMP                              (0x0F0) /* vector.asm*/
 788
 789
 790 /* I don't mind if somebody decides this needs to be in a seperate file. I don't see much point
 791   * in it, either.
 792   * RGM
 793   */
 794 #define Cx5535_ID        (      0x002A100B)
 795 #define Cx5536_ID        (      0x208F1022)
 796
 797 /* Cs5535 as follows. */
 798 /*  SB_GLIU*/
 799 /*      port0 - GLIU*/
 800 /*      port1 - GLPCI*/
 801 /*      port2 - USB Controller #2*/
 802 /*      port3 - ATA-5 Controller*/
 803 /*      port4 - MDD*/
 804 /*      port5 - AC97*/
 805 /*      port6 - USB Controller #1*/
 806 /*      port7 - GLCP*/
 807
 808
 809 /*  SouthBridge Equates*/
 810 /*  MSR_SB and SB_SHIFT are located in CPU.inc*/
 811 #define MSR_SB_GLIU      ((9 << 14) + MSR_SB)           /* 51024xxx or 510*xxxx - fake out just like GL0 on CPU. */
 812 #define MSR_SB_GLPCI     (MSR_SB)                       /* 5100xxxx - don't go to the GLIU */
 813 #define MSR_SB_USB2      ((2 << SB_SHIFT) + MSR_SB)     /* 5120xxxx */
 814 #define MSR_SB_ATA       ((3 << SB_SHIFT) + MSR_SB)     /* 5130xxxx */
 815 #define MSR_SB_MDD       ((4 << SB_SHIFT) + MSR_SB)     /* 5140xxxx, a.k.a. DIVIL = Diverse Integrated Logic device */
 816 #define MSR_SB_AC97      ((5 << SB_SHIFT) + MSR_SB)     /* 5150xxxx */
 817 #define MSR_SB_USB1      ((6 << SB_SHIFT) + MSR_SB)     /* 5160xxxx */
 818 #define MSR_SB_GLCP      ((7 << SB_SHIFT) + MSR_SB)     /* 5170xxxx */
 819
 820 /* */
 821 /* GLIU*/
 822 /* */
 823 #define GLIU_SB_GLD_MSR_CAP              (      MSR_SB_GLIU + 0x00)
 824 #define GLIU_SB_GLD_MSR_CONF     (      MSR_SB_GLIU + 0x01)
 825 #define GLIU_SB_GLD_MSR_PM               (      MSR_SB_GLIU + 0x04)
 826
 827 /* */
 828 /*  USB1*/
 829 /* */
 830 #define USB1_SB_GLD_MSR_CAP              (      MSR_SB_USB1 + 0x00)
 831 #define USB1_SB_GLD_MSR_CONF     (      MSR_SB_USB1 + 0x01)
 832 #define USB1_SB_GLD_MSR_PM               (      MSR_SB_USB1 + 0x04)
 833 /* */
 834 /*  USB2*/
 835 /* */
 836 #define USB2_SB_GLD_MSR_CAP              (      MSR_SB_USB2 + 0x00)
 837 #define USB2_SB_GLD_MSR_CONF     (      MSR_SB_USB2 + 0x01)
 838 #define USB2_SB_GLD_MSR_PM               (      MSR_SB_USB2 + 0x04)
 839
 840
 841 /* */
 842 /*  ATA*/
 843 /* */
 844 #define ATA_SB_GLD_MSR_CAP               (      MSR_SB_ATA + 0x00)
 845 #define ATA_SB_GLD_MSR_CONF              (      MSR_SB_ATA + 0x01)
 846 #define ATA_SB_GLD_MSR_ERR               (      MSR_SB_ATA + 0x03)
 847 #define ATA_SB_GLD_MSR_PM                (      MSR_SB_ATA + 0x04)
 848
 849 /* */
 850 /*  AC97*/
 851 /* */
 852 #define AC97_SB_GLD_MSR_CAP              (      MSR_SB_AC97 + 0x00)
 853 #define AC97_SB_GLD_MSR_CONF     (      MSR_SB_AC97 + 0x01)
 854 #define AC97_SB_GLD_MSR_PM               (      MSR_SB_AC97 + 0x04)
 855
 856 /* */
 857 /*  GLPCI*/
 858 /* */
 859 #define GLPCI_SB_GLD_MSR_CAP     (      MSR_SB_GLPCI + 0x00)
 860 #define GLPCI_SB_GLD_MSR_CONF    (      MSR_SB_GLPCI + 0x01)
 861 #define GLPCI_SB_GLD_MSR_PM              (      MSR_SB_GLPCI + 0x04)
 862 #define GLPCI_SB_CTRL                    (      MSR_SB_GLPCI + 0x10)
 863 #define         GLPCI_CRTL_PPIDE_SET     (      1 << 17)
 864 /* */
 865 /*  GLCP*/
 866 /* */
 867 #define GLCP_SB_GLD_MSR_CAP              (      MSR_SB_GLCP + 0x00)
 868 #define GLCP_SB_GLD_MSR_CONF     (      MSR_SB_GLCP + 0x01)
 869 #define GLCP_SB_GLD_MSR_PM               (      MSR_SB_GLCP + 0x04)
 870
 871 /*      */
 872 /*  MDD*/
 873 /* */
 874
 875 #define MDD_SMBUS               (0x6000)
 876 #define MDD_GPIO                (0x6100)
 877 #define MDD_MFGPT               (0x6200)
 878 #define MDD_FLASH_BAR_0 (0x6400)
 879 #define MDD_FLASH_BAR_1 (0x6500)
 880 #define MDD_FLASH_BAR_2 (0x6600)
 881 #define MDD_FLASH_BAR_3 (0x6700)
 882
 883 #define MDD_ACPI_BASE   (0x9C00)
 884 #define MDD_PM                  (0x9D00)
 885
 886
 887 // # FIXME
 888 #define GPIO_BASE               MDD_GPIO
 889 #define ACPI_BASE               MDD_ACPI_BASE
 890 #define PMLogic_BASE    MDD_PM
 891
 892
 893 #define MDD_SB_GLD_MSR_CAP               (      MSR_SB_MDD + 0x00)
 894 #define MDD_SB_GLD_MSR_CONF              (      MSR_SB_MDD + 0x01)
 895 #define MDD_SB_GLD_MSR_PM                (      MSR_SB_MDD + 0x04)
 896 #define LBAR_EN                  (              0x01)
 897 #define IO_MASK                  (              0x1f)
 898 #define MEM_MASK                 (              0x0FFFFF)
 899 #define MDD_LBAR_IRQ     (              MSR_SB_MDD + 0x08)
 900 #define MDD_LBAR_KEL1    (              MSR_SB_MDD + 0x09)
 901 #define MDD_LBAR_KEL2    (              MSR_SB_MDD + 0x0A)
 902 #define MDD_LBAR_SMB     (              MSR_SB_MDD + 0x0B)
 903 #define MDD_LBAR_GPIO    (              MSR_SB_MDD + 0x0C)
 904 #define MDD_LBAR_MFGPT   (              MSR_SB_MDD + 0x0D)
 905 #define MDD_LBAR_ACPI    (              MSR_SB_MDD + 0x0E)
 906 #define MDD_LBAR_PMS     (              MSR_SB_MDD + 0x0F)
 907
 908 #define MDD_LBAR_FLSH0   (              MSR_SB_MDD + 0x010)
 909 #define MDD_LBAR_FLSH1   (              MSR_SB_MDD + 0x011)
 910 #define MDD_LBAR_FLSH2   (              MSR_SB_MDD + 0x012)
 911 #define MDD_LBAR_FLSH3   (              MSR_SB_MDD + 0x013)
 912 #define MDD_LEG_IO               (              MSR_SB_MDD + 0x014)
 913 #define MDD_PIN_OPT              (              MSR_SB_MDD + 0x015)
 914 #define MDD_SOFT_IRQ     (              MSR_SB_MDD + 0x016)
 915 #define MDD_SOFT_RESET   (              MSR_SB_MDD + 0x017)
 916 #define MDD_NORF_CNTRL   (              MSR_SB_MDD + 0x018)
 917 #define MDD_NORF_T01     (              MSR_SB_MDD + 0x019)
 918 #define MDD_NORF_T23     (              MSR_SB_MDD + 0x01A)
 919 #define MDD_NANDF_DATA   (              MSR_SB_MDD + 0x01B)
 920 #define MDD_NADF_CNTL    (              MSR_SB_MDD + 0x01C)
 921 #define MDD_AC_DMA               (              MSR_SB_MDD + 0x01E)
 922 #define MDD_KEL_CNTRL    (              MSR_SB_MDD + 0x01F)
 923
 924 #define MDD_IRQM_YLOW    (              MSR_SB_MDD + 0x020)
 925 #define MDD_IRQM_YHIGH   (              MSR_SB_MDD + 0x021)
 926 #define MDD_IRQM_ZLOW    (              MSR_SB_MDD + 0x022)
 927 #define MDD_IRQM_ZHIGH   (              MSR_SB_MDD + 0x023)
 928 #define MDD_IRQM_PRIM    (              MSR_SB_MDD + 0x024)
 929 #define MDD_IRQM_LPC     (              MSR_SB_MDD + 0x025)
 930 #define MDD_IRQM_LXIRR   (              MSR_SB_MDD + 0x026)
 931 #define MDD_IRQM_HXIRR   (              MSR_SB_MDD + 0x027)
 932
 933 #define MDD_MFGPT_IRQ    (              MSR_SB_MDD + 0x028)
 934 #define MDD_MFGPT_NR     (              MSR_SB_MDD + 0x029)
 935 #define MDD_MFGPT_RES0   (              MSR_SB_MDD + 0x02A)
 936 #define MDD_MFGPT_RES1   (              MSR_SB_MDD + 0x02B)
 937
 938 #define MDD_FLOP_S3F2    (              MSR_SB_MDD + 0x030)
 939 #define MDD_FLOP_S3F7    (              MSR_SB_MDD + 0x031)
 940 #define MDD_FLOP_S372    (              MSR_SB_MDD + 0x032)
 941 #define MDD_FLOP_S377    (              MSR_SB_MDD + 0x033)
 942
 943 #define MDD_PIC_S                (              MSR_SB_MDD + 0x034)
 944 #define MDD_PIT_S                (              MSR_SB_MDD + 0x036)
 945 #define MDD_PIT_CNTRL    (              MSR_SB_MDD + 0x037)
 946
 947 #define MDD_UART1_MOD    (              MSR_SB_MDD + 0x038)
 948 #define MDD_UART1_DON    (              MSR_SB_MDD + 0x039)
 949 #define MDD_UART1_CONF   (              MSR_SB_MDD + 0x03A)
 950 #define MDD_UART2_MOD    (              MSR_SB_MDD + 0x03C)
 951 #define MDD_UART2_DON    (              MSR_SB_MDD + 0x03D)
 952 #define MDD_UART2_CONF   (              MSR_SB_MDD + 0x03E)
 953
 954 #define MDD_DMA_MAP              (              MSR_SB_MDD + 0x040)
 955 #define MDD_DMA_SHAD1            (              MSR_SB_MDD + 0x041)
 956 #define MDD_DMA_SHAD2            (              MSR_SB_MDD + 0x042)
 957 #define MDD_DMA_SHAD3            (              MSR_SB_MDD + 0x043)
 958 #define MDD_DMA_SHAD4            (              MSR_SB_MDD + 0x044)
 959 #define MDD_DMA_SHAD5            (              MSR_SB_MDD + 0x045)
 960 #define MDD_DMA_SHAD6            (              MSR_SB_MDD + 0x046)
 961 #define MDD_DMA_SHAD7            (              MSR_SB_MDD + 0x047)
 962 #define MDD_DMA_SHAD8            (              MSR_SB_MDD + 0x048)
 963 #define MDD_DMA_SHAD9            (              MSR_SB_MDD + 0x049)
 964
 965 #define MDD_LPC_EADDR    (              MSR_SB_MDD + 0x04C)
 966 #define MDD_LPC_ESTAT    (              MSR_SB_MDD + 0x04D)
 967 #define MDD_LPC_SIRQ     (              MSR_SB_MDD + 0x04E)
 968 #define MDD_LPC_RES              (              MSR_SB_MDD + 0x04F)
 969
 970 #define MDD_PML_TMR              (              MSR_SB_MDD + 0x050)
 971 #define MDD_RTC_RAM_LO_CK        (              MSR_SB_MDD + 0x054)
 972 #define MDD_RTC_DOMA_IND         (              MSR_SB_MDD + 0x055)
 973 #define MDD_RTC_MONA_IND         (              MSR_SB_MDD + 0x056)
 974 #define MDD_RTC_CENTURY_OFFSET   (              MSR_SB_MDD + 0x057)
 975
 976 /* ***********************************************************/
 977 /*  LBUS Device Equates - */
 978 /* ***********************************************************/
 979
 980 /* */
 981 /*  SMBus*/
 982 /* */
 983
 984 #define SMBUS_SMBSDA             (              SMBUS_BASE + 0x00)
 985 #define SMBUS_SMBST                      (              SMBUS_BASE + 0x01)
 986 #define         SMBST_SLVSTP_SET         (              1 << 7)
 987 #define         SMBST_SDAST_SET          (              1 << 6)
 988 #define         SMBST_BER_SET            (              1 << 5)
 989 #define         SMBST_NEGACK_SET         (              1 << 4)
 990 #define         SMBST_STASTR_SET         (              1 << 3)
 991 #define         SMBST_NMATCH_SET         (              1 << 2)
 992 #define         SMBST_MASTER_SET         (              1 << 1)
 993 #define         SMBST_XMIT_SET           (              1 << 0)
 994 #define SMBUS_SMBCST             (              SMBUS_BASE + 0x02)
 995 #define         SMBCST_TGSCL_SET         (              1 << 5)
 996 #define         SMBCST_TSDA_SET          (              1 << 4)
 997 #define         SMBCST_GCMTCH_SET        (              1 << 3)
 998 #define         SMBCST_MATCH_SET         (              1 << 2)
 999 #define         SMBCST_BB_SET            (              1 << 1)
1000 #define         SMBCST_BUSY_SET          (              1 << 0)
1001 #define SMBUS_SMBCTL1            (              SMBUS_BASE + 0x03)
1002 #define         SMBCTL1_STASTRE_SET      (              1 << 7)
1003 #define         SMBCTL1_NMINTE_SET       (              1 << 6)
1004 #define         SMBCTL1_GCMEN_SET        (              1 << 5)
1005 #define         SMBCTL1_RECACK_SET       (              1 << 4)
1006 #define         SMBCTL1_DMAEN_SET        (              1 << 3)
1007 #define         SMBCTL1_INTEN_SET        (              1 << 2)
1008 #define         SMBCTL1_STOP_SET         (              1 << 1)
1009 #define         SMBCTL1_START_SET        (              1 << 0)
1010 #define SMBUS_SMBADDR            (              SMBUS_BASE + 0x04)
1011 #define         SMBADDR_SAEN_SET         (              1 << 7)
1012 #define SMBUS_SMBCTL2            (              SMBUS_BASE + 0x05)
1013 #define         SMBCTL2_SCLFRQ_SHIFT     (              1 << 1)
1014 #define         SMBCTL2_ENABLE_SET               (              1 << 0)
1015
1016 /* */
1017 /*  GPIO*/
1018 /* */
1019
1020 #define GPIOL_0_SET              (              1 << 0)
1021 #define GPIOL_1_SET              (              1 << 1)
1022 #define GPIOL_2_SET              (              1 << 2)
1023 #define GPIOL_3_SET              (              1 << 3)
1024 #define GPIOL_4_SET              (              1 << 4)
1025 #define GPIOL_5_SET              (              1 << 5)
1026 #define GPIOL_6_SET              (              1 << 6)
1027 #define GPIOL_7_SET              (              1 << 7)
1028 #define GPIOL_8_SET              (              1 << 8)
1029 #define GPIOL_9_SET              (              1 << 9)
1030 #define GPIOL_10_SET     (              1 << 10)
1031 #define GPIOL_11_SET     (              1 << 11)
1032 #define GPIOL_12_SET     (              1 << 12)
1033 #define GPIOL_13_SET     (              1 << 13)
1034 #define GPIOL_14_SET     (              1 << 14)
1035 #define GPIOL_15_SET     (              1 << 15)
1036
1037 #define GPIOL_0_CLEAR    (              1 << 16)
1038 #define GPIOL_1_CLEAR    (              1 << 17)
1039 #define GPIOL_2_CLEAR    (              1 << 18)
1040 #define GPIOL_3_CLEAR    (              1 << 19)
1041 #define GPIOL_4_CLEAR    (              1 << 20)
1042 #define GPIOL_5_CLEAR    (              1 << 21)
1043 #define GPIOL_6_CLEAR    (              1 << 22)
1044 #define GPIOL_7_CLEAR    (              1 << 23)
1045 #define GPIOL_8_CLEAR    (              1 << 24)
1046 #define GPIOL_9_CLEAR    (              1 << 25)
1047 #define GPIOL_10_CLEAR   (              1 << 26)
1048 #define GPIOL_11_CLEAR   (              1 << 27)
1049 #define GPIOL_12_CLEAR   (              1 << 28)
1050 #define GPIOL_13_CLEAR   (              1 << 29)
1051 #define GPIOL_14_CLEAR   (              1 << 30)
1052 #define GPIOL_15_CLEAR   (              1 << 31)
1053
1054 #define GPIOH_16_SET     (              1 << 0)
1055 #define GPIOH_17_SET     (              1 << 1)
1056 #define GPIOH_18_SET     (              1 << 2)
1057 #define GPIOH_19_SET     (              1 << 3)
1058 #define GPIOH_20_SET     (              1 << 4)
1059 #define GPIOH_21_SET     (              1 << 5)
1060 #define GPIOH_22_SET     (              1 << 6)
1061 #define GPIOH_23_SET     (              1 << 7)
1062 #define GPIOH_24_SET     (              1 << 8)
1063 #define GPIOH_25_SET     (              1 << 9)
1064 #define GPIOH_26_SET     (              1 << 10)
1065 #define GPIOH_27_SET     (              1 << 11)
1066 #define GPIOH_28_SET     (              1 << 12)
1067 #define GPIOH_29_SET     (              1 << 13)
1068 #define GPIOH_30_SET     (              1 << 14)
1069 #define GPIOH_31_SET     (              1 << 15)
1070
1071 #define GPIOH_16_CLEAR   (              1 << 16)
1072 #define GPIOH_17_CLEAR   (              1 << 17)
1073 #define GPIOH_18_CLEAR   (              1 << 18)
1074 #define GPIOH_19_CLEAR   (              1 << 19)
1075 #define GPIOH_20_CLEAR   (              1 << 20)
1076 #define GPIOH_21_CLEAR   (              1 << 21)
1077 #define GPIOH_22_CLEAR   (              1 << 22)
1078 #define GPIOH_23_CLEAR   (              1 << 23)
1079 #define GPIOH_24_CLEAR   (              1 << 24)
1080 #define GPIOH_25_CLEAR   (              1 << 25)
1081 #define GPIOH_26_CLEAR   (              1 << 26)
1082 #define GPIOH_27_CLEAR   (              1 << 27)
1083 #define GPIOH_28_CLEAR   (              1 << 28)
1084 #define GPIOH_29_CLEAR   (              1 << 29)
1085 #define GPIOH_30_CLEAR   (              1 << 30)
1086 #define GPIOH_31_CLEAR   (              1 << 31)
1087
1088
1089 /*  GPIO LOW Bank Bit Registers*/
1090 #define GPIOL_OUTPUT_VALUE               (              GPIO_BASE + 0x00)
1091 #define GPIOL_OUTPUT_ENABLE              (              GPIO_BASE + 0x04)
1092 #define GPIOL_OUT_OPENDRAIN              (              GPIO_BASE + 0x08)
1093 #define GPIOL_OUTPUT_INVERT_ENABLE       (      GPIO_BASE + 0x0C)
1094 #define GPIOL_OUT_AUX1_SELECT    (              GPIO_BASE + 0x10)
1095 #define GPIOL_OUT_AUX2_SELECT    (              GPIO_BASE + 0x14)
1096 #define GPIOL_PULLUP_ENABLE              (              GPIO_BASE + 0x18)
1097 #define GPIOL_PULLDOWN_ENABLE    (              GPIO_BASE + 0x1C)
1098 #define GPIOL_INPUT_ENABLE               (              GPIO_BASE + 0x20)
1099 #define GPIOL_INPUT_INVERT_ENABLE        (      GPIO_BASE + 0x24)
1100 #define GPIOL_IN_FILTER_ENABLE   (              GPIO_BASE + 0x28)
1101 #define GPIOL_IN_EVENTCOUNT_ENABLE       (      GPIO_BASE + 0x2C)
1102 #define GPIOL_READ_BACK                  (              GPIO_BASE + 0x30)
1103 #define GPIOL_IN_AUX1_SELECT     (              GPIO_BASE + 0x34)
1104 #define GPIOL_EVENTS_ENABLE              (              GPIO_BASE + 0x38)
1105 #define GPIOL_LOCK_ENABLE                (              GPIO_BASE + 0x3C)
1106 #define GPIOL_IN_POSEDGE_ENABLE  (              GPIO_BASE + 0x40)
1107 #define GPIOL_IN_NEGEDGE_ENABLE  (              GPIO_BASE + 0x44)
1108 #define GPIOL_IN_POSEDGE_STATUS  (              GPIO_BASE + 0x48)
1109 #define GPIOL_IN_NEGEDGE_STATUS  (              GPIO_BASE + 0x4C)
1110
1111 /*  GPIO  High Bank Bit Registers*/
1112 #define GPIOH_OUTPUT_VALUE               (              GPIO_BASE + 0x80)
1113 #define GPIOH_OUTPUT_ENABLE              (              GPIO_BASE + 0x84)
1114 #define GPIOH_OUT_OPENDRAIN              (              GPIO_BASE + 0x88)
1115 #define GPIOH_OUTPUT_INVERT_ENABLE       (      GPIO_BASE + 0x8C)
1116 #define GPIOH_OUT_AUX1_SELECT    (              GPIO_BASE + 0x90)
1117 #define GPIOH_OUT_AUX2_SELECT    (              GPIO_BASE + 0x94)
1118 #define GPIOH_PULLUP_ENABLE              (              GPIO_BASE + 0x98)
1119 #define GPIOH_PULLDOWN_ENABLE    (              GPIO_BASE + 0x9C)
1120 #define GPIOH_INPUT_ENABLE               (              GPIO_BASE + 0x0A0)
1121 #define GPIOH_INPUT_INVERT_ENABLE        (      GPIO_BASE + 0x0A4)
1122 #define GPIOH_IN_FILTER_ENABLE   (              GPIO_BASE + 0x0A8)
1123 #define GPIOH_IN_EVENTCOUNT_ENABLE       (      GPIO_BASE + 0x0AC)
1124 #define GPIOH_READ_BACK                  (              GPIO_BASE + 0x0B0)
1125 #define GPIOH_IN_AUX1_SELECT     (              GPIO_BASE + 0x0B4)
1126 #define GPIOH_EVENTS_ENABLE              (              GPIO_BASE + 0x0B8)
1127 #define GPIOH_LOCK_ENABLE                (              GPIO_BASE + 0x0BC)
1128 #define GPIOH_IN_POSEDGE_ENABLE  (              GPIO_BASE + 0x0C0)
1129 #define GPIOH_IN_NEGEDGE_ENABLE  (              GPIO_BASE + 0x0C4)
1130 #define GPIOH_IN_POSEDGE_STATUS  (              GPIO_BASE + 0x0C8)
1131 #define GPIOH_IN_NEGEDGE_STATUS  (              GPIO_BASE + 0x0CC)
1132
1133 /*  Input Conditioning Function Registers*/
1134 #define GPIO_00_FILTER_AMOUNT    (              GPIO_BASE + 0x50)
1135 #define GPIO_00_FILTER_COUNT     (              GPIO_BASE + 0x52)
1136 #define GPIO_00_EVENT_COUNT              (              GPIO_BASE + 0x54)
1137 #define GPIO_00_EVENTCOMPARE_VALUE       (      GPIO_BASE + 0x56)
1138 #define GPIO_01_FILTER_AMOUNT    (              GPIO_BASE + 0x58)
1139 #define GPIO_01_FILTER_COUNT     (              GPIO_BASE + 0x5A)
1140 #define GPIO_01_EVENT_COUNT              (              GPIO_BASE + 0x5C)
1141 #define GPIO_01_EVENTCOMPARE_VALUE       (      GPIO_BASE + 0x5E)
1142 #define GPIO_02_FILTER_AMOUNT    (              GPIO_BASE + 0x60)
1143 #define GPIO_02_FILTER_COUNT     (              GPIO_BASE + 0x62)
1144 #define GPIO_02_EVENT_COUNT              (              GPIO_BASE + 0x64)
1145 #define GPIO_02_EVENTCOMPARE_VALUE       (      GPIO_BASE + 0x66)
1146 #define GPIO_03_FILTER_AMOUNT    (              GPIO_BASE + 0x68)
1147 #define GPIO_03_FILTER_COUNT     (              GPIO_BASE + 0x6A)
1148 #define GPIO_03_EVENT_COUNT              (              GPIO_BASE + 0x6C)
1149 #define GPIO_03_EVENTCOMPARE_VALUE       (      GPIO_BASE + 0x6E)
1150 #define GPIO_04_FILTER_AMOUNT    (              GPIO_BASE + 0x70)
1151 #define GPIO_04_FILTER_COUNT     (              GPIO_BASE + 0x72)
1152 #define GPIO_04_EVENT_COUNT              (              GPIO_BASE + 0x74)
1153 #define GPIO_04_EVENTCOMPARE_VALUE       (      GPIO_BASE + 0x76)
1154 #define GPIO_05_FILTER_AMOUNT    (              GPIO_BASE + 0x78)
1155 #define GPIO_05_FILTER_COUNT     (              GPIO_BASE + 0x7A)
1156 #define GPIO_05_EVENT_COUNT              (              GPIO_BASE + 0x7C)
1157 #define GPIO_05_EVENTCOMPARE_VALUE       (      GPIO_BASE + 0x7E)
1158 #define GPIO_06_FILTER_AMOUNT    (              GPIO_BASE + 0x0D0)
1159 #define GPIO_06_FILTER_COUNT     (              GPIO_BASE + 0x0D2)
1160 #define GPIO_06_EVENT_COUNT              (              GPIO_BASE + 0x0D4)
1161 #define GPIO_06_EVENTCOMPARE_VALUE       (      GPIO_BASE + 0x0D6)
1162 #define GPIO_07_FILTER_AMOUNT    (              GPIO_BASE + 0x0D8)
1163 #define GPIO_07_FILTER_COUNT     (              GPIO_BASE + 0x0DA)
1164 #define GPIO_07_EVENT_COUNT              (              GPIO_BASE + 0x0DC)
1165 #define GPIO_07_EVENTCOMPARE_VALUE       (      GPIO_BASE + 0x0DE)
1166
1167 /*  R/W GPIO Interrupt &PME Mapper Registers*/
1168 #define GPIO_MAPPER_X            (              GPIO_BASE + 0x0E0)
1169 #define GPIO_MAPPER_Y            (              GPIO_BASE + 0x0E4)
1170 #define GPIO_MAPPER_Z            (              GPIO_BASE + 0x0E8)
1171 #define GPIO_MAPPER_W            (              GPIO_BASE + 0x0EC)
1172 #define GPIO_FE_SELECT_0         (              GPIO_BASE + 0x0F0)
1173 #define GPIO_FE_SELECT_1         (              GPIO_BASE + 0x0F1)
1174 #define GPIO_FE_SELECT_2         (              GPIO_BASE + 0x0F2)
1175 #define GPIO_FE_SELECT_3         (              GPIO_BASE + 0x0F3)
1176 #define GPIO_FE_SELECT_4         (              GPIO_BASE + 0x0F4)
1177 #define GPIO_FE_SELECT_5         (              GPIO_BASE + 0x0F5)
1178 #define GPIO_FE_SELECT_6         (              GPIO_BASE + 0x0F6)
1179 #define GPIO_FE_SELECT_7         (              GPIO_BASE + 0x0F7)
1180
1181 /*  Event Counter Decrement Registers*/
1182 #define GPIOL_IN_EVENT_DECREMENT         (      GPIO_BASE + 0x0F8)
1183 #define GPIOH_IN_EVENT_DECREMENT         (      GPIO_BASE + 0x0FC)
1184
1185 /*  This is for 286reset compatibility. 0xCange to mat0xc 5535 virtualized stuff.*/
1186 #define FUNC0            (      0x90)
1187
1188
1189 /*  sworley, PMC register*/
1190 #define PM_SSD           (      PMLogic_BASE + 0x00)
1191 #define PM_SCXA          (      PMLogic_BASE + 0x04)
1192 #define PM_SCYA          (      PMLogic_BASE + 0x08)
1193 #define PM_SODA          (      PMLogic_BASE + 0x0C)
1194 #define PM_SCLK          (      PMLogic_BASE + 0x10)
1195 #define PM_SED           (      PMLogic_BASE + 0x14)
1196 #define PM_SCXD          (      PMLogic_BASE + 0x18)
1197 #define PM_SCYD          (      PMLogic_BASE + 0x1C)
1198 #define PM_SIDD          (      PMLogic_BASE + 0x20)
1199 #define PM_WKD           (      PMLogic_BASE + 0x30)
1200 #define PM_WKXD          (      PMLogic_BASE + 0x34)
1201 #define PM_RD            (      PMLogic_BASE + 0x38)
1202 #define PM_WKXA          ( PMLogic_BASE + 0x3C)
1203 #define PM_FSD           (      PMLogic_BASE + 0x40)
1204 #define PM_TSD           (      PMLogic_BASE + 0x44)
1205 #define PM_PSD           ( PMLogic_BASE + 0x48)
1206 #define PM_NWKD          (      PMLogic_BASE + 0x4C)
1207 #define PM_AWKD          (      PMLogic_BASE + 0x50)
1208 #define PM_SSC           (      PMLogic_BASE + 0x54)
1209
1210
1211 /* FLASH device macros */
1212 #define FLASH_TYPE_NONE 0       /* No flash device installed */
1213 #define FLASH_TYPE_NAND 1       /* NAND device */
1214 #define FLASH_TYPE_NOR  2       /* NOR device */
1215
1216 #define FLASH_IF_MEM    1       /* Memory or memory-mapped I/O interface for Flash device */
1217 #define FLASH_IF_IO     2       /* I/O interface for Flash device */
1218
1219 /* Flash Memory Mask values */
1220 #define FLASH_MEM_DEFAULT       0x00000000
1221 #define FLASH_MEM_4K            0xFFFFF000
1222 #define FLASH_MEM_8K            0xFFFFE000
1223 #define FLASH_MEM_16K           0xFFFFC000
1224 #define FLASH_MEM_128K          0xFFFE0000
1225 #define FLASH_MEM_512K          0xFFFC0000
1226 #define FLASH_MEM_4M            0xFFC00000
1227 #define FLASH_MEM_8M            0xFF800000
1228 #define FLASH_MEM_16M           0xFF000000
1229
1230 /* Flash IO Mask values */
1231 #define FLASH_IO_DEFAULT        0x00000000
1232 #define FLASH_IO_16B            0x0000FFF0
1233 #define FLASH_IO_32B            0x0000FFE0
1234 #define FLASH_IO_64B            0x0000FFC0
1235 #define FLASH_IO_128B           0x0000FF80
1236 #define FLASH_IO_256B           0x0000FF00
1237
1238
1239
1240 #endif /* CPU_AMD_LXDEF_H */